一种合并状态度量计算的高效并行Turbo码译码器结构设计及FPGA实现.docx
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2022-06-01
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在无线通信系统中，信道编码技术十分重要，主要用于纠正信息传输过程
中出现的错误。 码作为先进的迭代信道编码之一，译码性能逼近香农极限
，所以在各个领域广泛应用，尤其是工业物联网中
。无线通信系统中因为
能量受限、译码算法迭代的依赖性和吞吐量的提高成为瓶颈，同时，工业物联
网中 码译码器的资源占用亦是待解决问题。因此，一种降低硬件资源且
解决迭代译码算法实现高吞吐量 码译码器结构成为研究的重点。有关
码译 码 器设 计的 研 究中 ，译 码 主要 采用 最 大后 验概 率 （
，）算法
，通过交换软信息并且迭代译码的方式获
得较好的误码率（， !）性能
"
。但是受限于 码的迭代译
码 算 法 算 法 的复 杂 性 ，对 数 域 最 大 后验 概 率 （
#$%&'#，($）算法成为主要的实现算法。由
于 ($ 算法中对数据的依赖性太强，导致算法在处理时需要依次处理每个
信息位中的数据，因此，译码速率有所限制
)
*
。
随着电子技术的发展，硬件水平不断提高，并行译码器的高吞吐量结构设
计所需要的资源是能够承载的，所以研究人员提出了增强 译码并行性的
方法，以此提高 ($ 算法译码器的译码速率和吞吐量
。文献
提出
使吞吐量更高、译码速率更快、适用性更广的浮点型全并行译码（ +
'&' ， ,- ） 算法 。 因 为每 次 译码 迭 代时 没 有 数 据 依 赖 ， 所 以
,- 译码算法有利于实现并行处理，但是要达到目前最先进 码译码算法
的纠错能力，需要 倍的迭代次数才能实现
。文献
将 ,- 译码算法应用
到专用集成电路（&#&+&#$'&& ，./0）中，吞吐量
提高到 1)23，然而随着全并行译码的计算复杂度的攀升，资源占用量变
大，大量的比特位数据需要计算。文献
设计了一种新的定点型并行译码方案，
并 将 定 点 型 译 码 器 结 构 在 现 场 可 编 程 门 阵 列 （ +'$ $
，,2）上实现，消息位占用的硬件资源减少了 *4。虽然文献
中
译码器的吞吐量、译码速率以及复用性都很强，但译码器在硬件上占用的资源
和电路面积相对其他译码器结构设计仍然较大
，本文研究表明并行译码器还
能进一步降低硬件资源的使用。
为了使吞吐率、硬件资源使用以及 ! 性能之间能够更好地平衡，本文在
文献
的基础上，译码算法中采用并行译码策略，提出了一种将并行算法块中
的前向状态度量和后向状态度量的递归计算合并的设计方案。结果表明，每个
算法块计算时根据需要选择计算前向状态度量或后向状态度量，这两个状态度
量值能同时被计算出来。为了保证 ! 性能，使用了一种适合并行译码算法的
简化雅可比对数式
∗
的计算方法，这使得本文所提出的方案提高硬件资源使
用率的同时， ! 性能和文献
中的并行算法相近。
1 并行译码器结构基本原理
在并行 码编码器中输入长度为 5 的待编码信息序列。设 6 为时序，
uk∈{0,1}6∈7*89为输入信息位，两个校验比特 xp1k6、xp2k6 和系
统比特 xsk6 构成编码序列，然后进行二进制相移键控调制以及通过噪声方差
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