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基于vivado实现七段数码管显示

vivado

verilog

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通过verilog编程可以实现学号显示以及原理

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实验报告

课程名称：EDA 原理及应用

设计内容：七段数码管的控制显示

学院：

专业班级：

姓名：SUN

学号：

2021 年 1 月 4 日

北京化工大学

一、实验内容

1. 静态显示一个数字，如 11111111，可用开关切换显示，比如 22222222。

2. 静态显示学号后 8 位。

3. 显示计数值，从 0~100（20 分），以 0.1S 秒递增（为了检查实验的方便）。

二、实验所需器件

硬件开发板 xc7a75tfgg484、 Vivado。

三、实验过程

1. 实验设计思路

实验所需频率为扫描频率，人眼无法分辨的频率，因此需要将实验板所提供的 100MHz

分频为所需频率，即分频器，且分频因子取 61567。之后确定实验的输入端口与输出端口的

数量，即 5 个输入端口，15 个输出端口。输入端口为 rst，clk 与 [2:0] BTN，输出端口为[7:0]

pin 与 [6:0] shuma1。[7:0] pin 端口负责送片选信号，[6:0] shuma1 端口负责送段码。同时，

通过 8 进制计数器实现 8 位数静态数码管显示，其时钟信号为扫描频率。每个状态时，选择

相应的片选信号，并送入自己需要的段码。

对于提高实验而言，采用除余法，分别得到百位、十位与个位的段码，再分别将段码送

到对应的片选端口。同时，搭建 10Hz 的分频器以满足 0.1s 变化的要求。并且需要搭建 101

进制的计数器与 3 进制计数器。其中 101 进制计数器的时钟信号为 10Hz，3 进制计数器的

时钟信号为扫描频率。3 进制计数器实现 3 位数动态数码管显示，其时钟信号为扫描频率。

每个状态时，选择相应的片选信号，并送入自己需要的段码。

2. 顶层模块

顶层模块包括 scan_divclk 分频模块（扫描频率）、 divclk_10 分频模块（10Hz）、 mod8cnt

计数器模块（8 进制计数器）、mod3cnt 计数器模块（3 进制计数器）、mod101 计数器模块

（101 进制计数器）与 shuma11 数码管设计模块，共计 6 个模块，具体输入管脚如下图一

所示：

图一输入输出端示意图

3. scan_divclk 分频模块（扫描频率）

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