# Trace: pattern_1_pghits_wr.txt
# Description:
# DDR3 trace
# All page hits (same bank, same row). All writes. Port 0 only.
## DDRC setting
#SCHED.lpr_num_entries.set(31);
SCHED.prefer_write.set(0);
## Disable periodic events / maintanence
DFIUPD0.dis_auto_ctrlupd.set(1);
RFSHCTL3.dis_auto_refresh.set(1);
ZQCTL0.dis_auto_zq.set(1);
## Scheduling commands
SCHED.rdwr_idle_gap.set(0);
SCHED.pageclose.set(0);
# Number of clocks that the LPR queue can be starved before it goes
# to critical
PERFLPR1.lpr_max_starve.set(1);
# Number of transactions that are serviced once the LPR queue
# goes critical is the smaller of: this number and number of
# transactions available (unit: transaction, max 255)
PERFLPR1.lpr_xact_run_length.set(128);
# Number of clocks that the write queue can be starved before it goes
# critical
PERFWR1.w_max_starve.set(2048);
# Number of transactions that are serviced once the WR queue goes
# critical is the smaller of: this number or number of transactions
# available (unit: transaction)
PERFWR1.w_xact_run_length.set(8);
# rd/wr pagematch feature
PCFGR_x.rd_port_pagematch_en.set(1);
PCFGW_x.wr_port_pagematch_en.set(0);
# Disable port aging
PCFGR_x.rd_port_aging_en.set(0);
PCFGW_x.wr_port_aging_en.set(0);
#Set width of transactions
set bytes 16
# Enable support of multiple transactions from one line for large transfers
multiple_xfers
# DIR BYTES RANK CID BG BANK ROW COL DELAY ID
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W $bytes 0 0 1 2 47665 40 -t 0
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W $bytes 0 0 0 2 47665 64 -t 0
W $bytes 0 0 1 2 47665 72 -t 0
W $bytes 0 0 2 3 47665 0 -t 0
W $bytes 0 0 3 3 47665 8 -t 0
W $bytes 0 0 0 3 47665 16 -t 0
W $bytes 0 0 1 3 47665 24 -t 0
W $bytes 0 0 2 3 47665 32 -t 0
W $bytes 0 0 3 3 47665 40 -t 0
W $bytes 0 0 0 3 47665 48 -t 0
W $bytes 0 0 1 3 47665 56 -t 0
W $bytes 0 0 2 3 47665 64 -t 0
W $bytes 0 0 3 3 47665 72 -t 0
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IP破解(4):dwc-ddrc-ddrphy(DDR4/3 PHY IP)
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S家 DDR4/3 PHY 是一个完整的物理层 IP 接口 (PHY) 解决方案,适用于需要运行速度高达 3200 Mbps 的高性能 DDR4/DDR3/DDR3L SDRAM 接口的企业级 ASIC、ASSP 和片上系统 (SoC) 应用。Synopsys DDR4/3 PHY 非常适合需要高速 DDR3/4 性能且需要高容量内存解决方案的系统,通常使用多达 16 列的寄存和减载内存模块(RDIMM 和 LRDIMM)。还支持 PCB 系统上的直接 SDRAM。 基于 RTL 的 PHY 实用程序模块 (PUB) 支持基于 GDSII 的 PHY,其中包括 PHY 控制功能,如读/写调节、数据眼训练、每比特数据偏移校正、PVT 补偿,并支持 DDR4/3 PHY 的生产测试。PUB 还包括一个嵌入式校准处理器来执行 硬件辅助、基于固件的训练算法。DDR4/3 PHY 包括一个连接到内存控制器的 DFI 4.0 接口。 压缩包包含:完整工程平台,解密后的verilog代码。
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IP破解(4):dwc-ddrc-ddrphy(DDR4/3 PHY IP) (1033个子文件)
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ddr32_phy_init.inc 24KB
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phy_init.inc 512B
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vconn.log 2KB
vconn.log 2KB
vconn.log 2KB
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vconn.py 7KB
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千歌叹尽执夏
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