Formality使用指南

在现在的数字集成电路设计流程中，有很多步骤都需要进行验证。随着数字集成电路的规模、复杂度，以及在验证过程中需要的仿真矢量的不断增加，用传统的仿真器进行验证越来越成为整个设计过程中的瓶颈之所在。 所谓形式验证，就是通过比较两个设计在逻辑功能上是否等同的方法来验证电路的功能。这种方法的优点在于它不仅提高了验证的速度，可以在相当大的程度上缩短数字设计的周期，而且更重要的是，它摆脱了工艺的约束和仿真testbench的不完全性，更加全面地检查了电路的功能。 Formality是Synopsys的形式验证工具，你可以用它来比较一个修改后的设计（如ECO）和它原来的版本，或者一个RTL级的设计和它的门级网表，再或者综合后的门级网表和做完布局布线及优化之后的门级网表在功耗上是否一致。