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lab4_FIR滤波器vivado_FPGAverilog_
lab4_FIR滤波器vivado_FPGAverilog_
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FPGAverilog
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使用vivado和Xilinx实现 FIR 数字滤波器,实验板为Xilinx Artix-7
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lab4.rar
(9个子文件)
lab4
coe
filter_data.coe
4KB
Matlab
signal.m
325B
result.m
151B
mylowerfilter.m
629B
FIR_top.v
411B
multip.v
940B
sim
FIR_tb.v
252B
FIR_count.v
303B
FIR_filter.v
2KB
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