Date: July 27, 2010 RTL Viewer: [ histmem | Page 1 of 13 ] Project: hmem
Page 1 of 1 Revision: hmem
aclr
clock
rdreq
wrreq
data[31..0]
almost_full
empty
q[31..0]
brd
clk
clk_en
fill
hef
hmode
mem_init
rd
refr
reset
rmw
wr
xef
xdin[33..32]
h0
h1
h2
h3
h4
h6
h7
h8
h9
h10
h11
h12
h13
h16
h17
h18
h19
h21
h22
h23
1
D
Q
PRE
ENA
CLR
D
Q
PRE
ENA
CLR
D
Q
PRE
ENA
CLR
D
ENA
Q
PRE
CLR
D
Q
PRE
ENA
CLR
D
Q
PRE
ENA
CLR
D
Q
PRE
ENA
CLR
D
Q
PRE
ENA
CLR
D
Q
PRE
ENA
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
1
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
1
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
Q
PRE
ENA
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
D
ENA
Q
PRE
CLR
fifo32wt:$00001_empty
fifo32wt:$00001_q
_~335_OUT0
_~337_OUT0
mem_init_OUT0
ref_cnt[8]_OUT0
mem_init_OUT0
hm_h0
hm_h1
hm_h3
hm_h4
hm_h6
hm_h8
hm_h9
hm_h10
hm_h11
hm_h12
hm_h13
hm_h16
hm_h17
hm_h18
hm_h22
hm_h23
ma[12]~reg_OUT0
ma[11]~reg_OUT0
ma[10]~reg_OUT0
ma[9]~reg_OUT0
ma[8]~reg_OUT0
ma[7]~reg_OUT0
ma[6]~reg_OUT0
ma[5]~reg_OUT0
ma[4]~reg_OUT0
ma[3]~reg_OUT0
ma[2]~reg_OUT0
ma[1]~reg_OUT0
ma[0]~reg_OUT0
/cs[7]~reg_OUT0
/cs[6]~reg_OUT0
/cs[5]~reg_OUT0
/cs[4]~reg_OUT0
/cs[3]~reg_OUT0
/cs[2]~reg_OUT0
/cs[1]~reg_OUT0
/cs[0]~reg_OUT0
a[27]_OUT0
a[26]_OUT0
a[25]_OUT0
a[24]_OUT0
a[23]_OUT0
a[22]_OUT0
a[21]_OUT0
a[20]_OUT0
a[19]_OUT0
a[18]_OUT0
a[17]_OUT0
a[16]_OUT0
a[15]_OUT0
a[14]_OUT0
a[13]_OUT0
a[12]_OUT0
a[11]_OUT0
a[10]_OUT0
a[9]_OUT0
a[8]_OUT0
a[7]_OUT0
a[6]_OUT0
a[5]_OUT0
a[4]_OUT0
a[3]_OUT0
a[2]_OUT0
a[1]_OUT0
a[0]_OUT0
a_OUT0
ldd_OUT0 ldd_OUT0
dq[31]~0_OUT0
dq[30]_OUT0
dq[29]_OUT0
dq[28]_OUT0
dq[27]_OUT0
dq[26]_OUT0
dq[25]_OUT0
dq[24]_OUT0
dq[23]_OUT0
dq[22]_OUT0
dq[21]_OUT0
dq[20]_OUT0
dq[19]_OUT0
dq[18]_OUT0
dq[17]_OUT0
dq[16]_OUT0
dq[15]_OUT0
dq[14]_OUT0
dq[13]_OUT0
dq[12]_OUT0
dq[11]_OUT0
dq[10]_OUT0
dq[9]_OUT0
dq[8]_OUT0
dq[7]_OUT0
dq[6]_OUT0
dq[5]_OUT0
dq[4]_OUT0
dq[3]_OUT0
dq[2]_OUT0
dq[1]_OUT0
dq[0]_OUT0
dq[31]~1_OUT0
dq_OUT0
xsa[27]_OUT0
xsa[26]_OUT0
xsa[25]_OUT0
xsa[24]_OUT0
xsa[23]_OUT0
xsa[22]_OUT0
xsa[21]_OUT0
xsa[20]_OUT0
xsa[19]_OUT0
xsa[18]_OUT0
xsa[17]_OUT0
xsa[16]_OUT0
xsa[15]_OUT0
xsa[14]_OUT0
xsa[13]_OUT0
xsa[12]_OUT0
xsa[11]_OUT0
xsa[10]_OUT0
xsa[9]_OUT0
xsa[8]_OUT0
xsa[7]_OUT0
xsa[6]_OUT0
xsa[5]_OUT0
xsa[4]_OUT0
xsa[3]_OUT0
xsa[2]_OUT0
xsa[1]_OUT0
xsa[0]_OUT0
xsa_OUT0
tcnt[27]_OUT0
tcnt[26]_OUT0
tcnt[25]_OUT0
tcnt[24]_OUT0
tcnt[23]_OUT0
tcnt[22]_OUT0
tcnt[21]_OUT0
tcnt[20]_OUT0
tcnt[19]_OUT0
tcnt[18]_OUT0
tcnt[17]_OUT0
tcnt[16]_OUT0
tcnt[15]_OUT0
tcnt[14]_OUT0
tcnt[13]_OUT0
tcnt[12]_OUT0
tcnt[11]_OUT0
tcnt[10]_OUT0
tcnt[9]_OUT0
tcnt[8]_OUT0
tcnt[7]_OUT0
tcnt[6]_OUT0
tcnt[5]_OUT0
tcnt[4]_OUT0
tcnt[3]_OUT0
tcnt[2]_OUT0
tcnt[1]_OUT0
tcnt[0]_OUT0
tcnt_OUT0
op_3_OUT
ac~reg_OUT0
sel[1]_OUT0
sel[0]_OUT0
sel_OUT0
refr~0_OUT0
refr_OUT0
const_wr~0_OUT0
const_wr_OUT0
wr~0_OUT0
wr_OUT0
xrd~reg_OUT0
incr_data_OUT0
init_rqt_OUT0
init_rqt_OUT0
cas_OUT0
rfr_rqt_OUT0
rfr_rqt_OUT0
fill_OUT0
fill_OUT0
_~572_OUT0
rmw_OUT0
burst_rd~0_OUT0
burst_rd_OUT0
mwr~reg_OUT0
mwr~reg_OUT0
lda_OUT0
hrd_OUT0
ras_OUT0
brd_OUT0
brd_OUT0
_~579_OUT0
rd_OUT0
term_OUT0
term_OUT0
inc_OUT0
moe_OUT0
we_OUT0
ldm_OUT0 ldm_OUT0
_~367_OUT0
_~368_OUT0
_~369_OUT0
_~370_OUT0
_~371_OUT0
_~372_OUT0
1
1
1
/rst
ck
hm_wr
hist[31..0]
hfull
burst_rd~1
const_wr~1
mem_init
rd~1
ref_cnt[8]
refr~1
rmw~1
wr~1
hm
hmode
xef
xdin[35..0]
ma[12..0]~reg
ma[12..0]
/cs[7..0]~reg
/cs[7..0]
a[27..0]
ldd
dq[31..0]
xdout[32..0]
xsa[27..0]
ac[27..0]~reg
ac[27..0]
sel[1..0]
wr
xrd~reg
xrd
incr_data
init_rqt
/cas~reg
/cas
rfr_rqt
ext_wrrqt
mwr~reg
mwr
bank[1..0]
lda
eob
/ras~reg
/ras
brd
term
inc
moe
/moe
/we~reg
/we
ldm
ac[27]~reg
_~368
_~369
_~370
_~371
_~372
hrd
refr
rmw
fill
fifo32wt:$00001
ext_wrrqt~reg
eob~reg
const_wr
burst_rd
bank[1..0]~reg
rd
tcnt[27..0]