分频器实验 3clkdiv16
分频器实验 3
山城棒棒儿军 @ 2005-12-24 21:51
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--* 前面两个分频器的例子描述的将时钟信号进行分频，分频后得到的时钟信号
的
--* 占空比为 1:1 。在进行硬件设计的时候，往往要求得到一个占空比不是 1:1
的
--* 分频信号，这时仍采用计数器的方法来产生占空比不是 1:1 的分频信号。
--* 下面源代码描述的是这样一个分频器：将输入的时钟信号进行 16 分频，分
频
--* 信号的占空比为 1:15 ，也就是说，其中高电位的脉冲宽度为输入时钟信号
--* 的一个周期。
--*
http://bbs.chinaecnet.com/dispbbs.asp?boardid=2&rootid=56737&id=56737
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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity clkdiv16 is
port(clk : in std_logic;
clk_div16: out std_logic);
end clkdiv16;
architecture rtl of clkdiv16 is
signal count: std_logic_vector(3 downto 0);
begin
process(clk)
begin
if(clk'event and clk='1') then
if(count="1111") then
count<=(others=>'0');
else
count<=count + 1;
end if;
end if;
end process;
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