DE10_NANO_SoC_GHRD.zip_DE10_soc_SOC_de10_de10 开发板_de10nano

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +--------------------------------------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +--------------------------------------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; pulse_debug_reset ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; pulse_warm_reset ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; pulse_cold_reset ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; hps_reset_inst ; 1 ; 0 ; 0 ; 0 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; debounce_inst ; 4 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|rst_controller_001|alt_rst_req_sync_uq1 ; 2 ; 1 ; 0 ; 1 ; 1 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|rst_controller_001|alt_rst_sync_uq1 ; 2 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|rst_controller_001 ; 33 ; 31 ; 0 ; 31 ; 1 ; 31 ; 31 ; 31 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|rst_controller|alt_rst_req_sync_uq1 ; 2 ; 1 ; 0 ; 1 ; 1 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|rst_controller|alt_rst_sync_uq1 ; 2 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|rst_controller ; 33 ; 31 ; 0 ; 31 ; 1 ; 31 ; 31 ; 31 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|irq_mapper_002 ; 0 ; 32 ; 0 ; 32 ; 32 ; 32 ; 32 ; 32 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|irq_mapper_001 ; 3 ; 29 ; 0 ; 29 ; 32 ; 29 ; 29 ; 29 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|irq_mapper ; 5 ; 0 ; 2 ; 0 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|mm_interconnect_3|avalon_st_adapter|error_adapter_0 ; 262 ; 1 ; 2 ; 1 ; 261 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|mm_interconnect_3|avalon_st_adapter ; 262 ; 0 ; 0 ; 0 ; 261 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|mm_interconnect_3|hps_0_f2h_sdram0_data_rsp_width_adapter ; 374 ; 3 ; 2 ; 3 ; 117 ; 3 ; 3 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|mm_interconnect_3|hps_0_f2h_sdram0_data_cmd_width_adapter|uncompressor ; 56 ; 4 ; 0 ; 4 ; 49 ; 4 ; 4 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|mm_interconnect_3|hps_0_f2h_sdram0_data_cmd_width_adapter ; 122 ; 16 ; 0 ; 16 ; 369 ; 16 ; 16 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u0|mm_interconnect_3|rsp_mux ; 119 ; 0 ; 2 ; 0 ; 117 ; 0 ; 0 ; 0 ; 0