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mclk.rar_ MCLK_multi clock domain_时钟域_跨 时钟 处理_跨时钟域
mclk.rar_ MCLK_multi clock domain_时钟域_跨 时钟 处理_跨时钟域
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跨时钟域
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基于多时钟的处理,在跨时钟域的处理上有优势
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fet410_ta.rar_DEMO
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Durring the TA_0 ISR P5.1 is toggled and 50000 clock cycles are added to CCR0. TA_0 ISR is triggered exactly 50000 cycles. CPU is normally off and used only durring TA_ISR. ACLK = n/a, MCLK = SMCLK =
UART_of_MSP430F249.rar_Triggers_msp430f249_msp430f249 uart
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Echo a received character, RX ISR used. Normal mode is LPM0. USCI_A0 RX interrupt triggers TX Echo. Baud rate divider with 1MHz = 1MHz/19200 = ~52.1 ACLK = n/a, MCLK = SMCLK = CALxxx_1MHZ = 1MHz
msm_cam_sensor.rar_V2
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define MSM SENSOR MCLK 8HZ Kernel Device Driver for linux v2.13.6.
pwm.rar_MSP430 TB pwm
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msp430产生40khz的pwm,使用TB定时器,mclk时钟
DMA.rar_dac12_定时器DAC12
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本程序是以msp430f1系列单片机的DMA0,用于传输一个正弦查表字由字,重复块到DAC12_0。其效果是正弦波输出。定时器A工作与CCR1上升沿加载DAC12_0和DAC12_OIFG ... ACLK = N / A,MCLK的SMCLK = TACLK的默认的800kHz
PMM程序.rar_dotmu6
浏览:67
利用PMM改变内核电压VCORE,在系统默认情况下,内核电压VCORE是1.4V,但在 // 很多情况下需要增加内核电压,因此需要调节内核电压。... SVSML监控电压从1.34v增加到1.54v.SMCLK =8M,MCLK = 16M,ACLK = 32768
msp430g2xx3_clks.rar_msp430 ACLK_测试用例
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msp430学习板测试用例,输出SMCLK,ACLK和MCLK/10
msp430g2xx3_uscia0_uart_07_9600.rar_The Bus_msp430 ACLK_msp430 u
浏览:46
Description: This demo connects two MSP430 s via the I2C bus. The master // transmits to the slave. This is the master code....// ACLK = n/a, MCLK = SMCLK = BRCLK = default DCO = ~1.2MHz
FPGA控制PS2键盘verilog设计Quartus9.1工程源码+设计说明文件.zip
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div_256 XLXI_1 (.mclk(clk), .reset(rst), .clk(XLXN_6)); div16 XLXI_2 (.clk(clk), .rst(rst), .clk_16(XLXN_5)); lcd XLXI_3 (.clk(XLXN_5), .data_in(led[7:0]), .rst(XLXN_4), .data(data[7:
SCM.zip_msp430 ACLK
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然后练习了 MSP430 单片机基本时钟模块的原理及使用方法,主要是利用LFXT1CLK 、XT2CLK 和DCOCLK 三个时钟源为ACLK(辅助时钟)MCLK(系统主时钟)SMLK(子系统时钟)提供时钟,实验结果可以用示波器来观察波形并...
ADS1278.zip_24位ADC_AD1278 驱动_ads1278 code_basketwdd_effortdai
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ADS1278 24位ADC源代码驱动 各种单片机接口通用
msp430g2xx3_1_vlo.zip_vlo
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让1.0处的小灯以现役循环的1/100的频率闪烁,超低频在1.5kHz,超低功耗模式开启演示,ACLK = VL0, MCLK = VLO/8 ~1.5kHz, SMCLK = n/a
MSP 430 完整例程
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msp430x21x2_hfxtal_nmi.c Basic Clock, LFXT1/MCLK Sourced from HF XTAL, NMI msp430x21x2_rosc.c DCOCLK Biased with External Resistor Rosc msp430x21x2_dco_flashcal.c DCO Calibration Constants Programmer
ap6212a0_a33_sc3817r_服务器验证通过_bt已经通了_wifi需要修改配置_需要再次验证_20170626_1549.7z
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[ 3.968734] [mmc]: mclk 0xf1c20090 0xc100000b [ 3.989421] Bluetooth: BNEP filters: protocol multicast [ 3.995242] Bluetooth: HIDP (Human Interface Emulation) ver 1.2 [ 4.001921] L2TP core driver, V2.0
ap6212a0_a33_sc3817r_神舟验证版本_借用nvram_ap6210这个配置文件_20170626_1834没有外层目录.7z
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msp430g2553官方例程C语言.zip
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msp430g2xx3_clks.c Basic Clock, Output Buffered SMCLK, ACLK and MCLK/10 msp430g2xx3_dco_calib.c Basic Clock with preloaded DCO calibration constants msp430g2xx3_dco_flashcal.c DCO Calibration ...
AD9833模块设计+C51_STM32_资料.rar
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查询表把输入的地址相位信息映射成正弦波幅度的数字量信号,去DAC输出模拟量,相位寄存器每经过228/M个MCLK时钟后回到初始状态,相应地正弦查询表经过一个循环回到初始位置,这样就输出了一个正弦波。输出正弦波频率为:...
gc2145_bpi_a64_android验证完成_改全部的ov5640为gc2145_20170524_1113没有外层目录.7z
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在全志A64平台点亮GC2145 2017/5/25 14:39 小技巧,直接在全志A64的SDK中搜索ov5640(默认是几乎通的),全部替换为gc2145即可。 1、 R:\wyb\gc2145_bpi_a64_android\android\device\softwinner\bpi-m64-lcd\...
TLV320ADC3101.rar
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输入时钟MCLK为2M,采样率为48KHz.BCLK输出3.072M,WCLK输出48KHz信号。 两个IO口,一路输出高点平,接指示灯,指示灯,表示芯片正常工作,一路输出3.072MHz供其它设备做MCLK用。代码中只做了AD采样,采样后通过IIS...
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mclk.rar
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mclk.v
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