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习题 14 信号发生器

14.1 信号发生器的功能及其内部接线

由可编程器件控制的信号发生器可输出正弦波、方波、锯齿波，其频率可调。能输出正

弦波、方波、锯齿波的组合波形，且组合波形的频率可调。还能输出占空比和频率可调的方

波。可编程器件内部结构图如图 14.1 所示。图 14.2 是数模转换 DAC0800 管脚图。图 14.3

是 DAC0800 数模转换器组成的数模转换电路图。图 14.4 是信号变换电路图，其功能是将周

期性的交变信号变成 0～5V 的方波。信号发生器内部接线由图 14.1、14.3、14.4 组成。将图

14.1 的输出端 d[7..0]接到图 14.3 的 B1～B2 端，图 14.3 的输出端 Vo 就可以输出正弦波、方

波、锯齿波、以及它们的组合波形。图 14.4 的输入端 Vi 再接到图 14.3 的输出端 Vo，图 14.4

的输出端 Vo 1 接到图 14.1 输入端 freqin，就可以在 midd[6..0]、sel[2..0]接的数码管上显示信

号发生器输出的频率。图 14.1 的输出端 speaker 输出占空比和频率可调的方波。图 14.1 的输

出端 disp_data[7..0]、disp_sel[1..0]接数码管显示键盘设置的频率值。图 14.1 的输出端

key_hang[3..0]接键盘的行输出线。图 14.1 输入端 clk64Hz、clk256Hz、clk1024Hz、clk24MHz、

clk1Hz 是系统需要的时钟，频率分别为 64Hz、256Hz、

1024Hz、24MHz、1Hz，可由总的

时钟信号分频得到。图 14.1 输入端中的 key_lie[3..0]接键盘的列输出线；da[2..0]接高低电平

用于控制输出什么样的波形；m、n 手动控制频率的步进连同 clk1Hz 一起使用；a、b 手动

控制占空比连同 clk1Hz 一起使用。

图 14.1 可编程器件内部结构图

图 14.2 数模转换 DAC0800 管脚图

图 14.3 DAC0800 数模转换器组成的数模转换电路图

图 14.4 信号变换电路图

14.2 信号发生器的可编程器件内部结构

14.2.1 键盘模块 KEYBOARD

键盘模块如图 14.5 所示。

图 14.5 键盘模块

键盘模块的源程序

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity keyboard is

port(

clk_1k: in std_logic; --时钟输入 1kHz

clk_40k:in std_logic; --时钟输入 40kHz

key_lie: in std_logic_vector(3 downto 0); --列输入

start: out std_logic; --二--十进制数据输出标志

key_hang: out std_logic_vector(3 downto 0); --行输出

data_p: out std_logic_vector(15 downto 0); --二--十进制数输出

data_pp:out std_logic_vector(3 downto 0); --小数点

disp_data: out std_logic_vector(7 downto 0); --数码管显示译码输出

disp_sel: out std_logic_vector(1 downto 0) ); --数码管显示扫描输出

end ; --以上是实体说明，即定义输入、输出。

architecture rtl of keyboard is

signal int: std_logic; --列与非信号

signal number: std_logic; --按键锁定控制

signal clk_sel: std_logic; --键值控制 1kHz 时钟信号

signal start_reg: std_logic; --数据输出标志信号

signal disp_sel_reg: std_logic_vector(1 downto 0); --数码管显示扫描信号

signal data_l,data_h,data_m,data_hh: std_logic_vector(4 downto 0);

--二--十进制低位、高位信号

signal data_tmp,data_other,data_othe: std_logic_vector(4 downto 0);

--二--十进制低位、高位暂存信号

signal key_hang_tmp: std_logic_vector(3 downto 0); --行输出信号

signal disp_data_reg: std_logic_vector(4 downto 0); --二--十进制低位、高位暂存信号

signal key_code: std_logic_vector(7 downto 0); --行、列相并信号

169

signal data_p_reg: std_logic_vector(15 downto 0); --二--十进制数信号

signal data_pp_reg: std_logic_vector(3 downto 0); --小数点

begin

key_code<=key_hang_tmp&key_lie; --行、列相并

data_p<=data_p_reg; --输出信号

data_pp<=data_pp_reg; --输出小数点信号

start<=start_reg; --信号发射信号

key_hang<=key_hang_tmp; --行信号

disp_sel<=disp_sel_reg; --数码管扫描信号

clk_sel<=clk_1k and (not int); --无键值时有 clk_sel 时钟信号输出

process(clk_sel,clk_40k,int)

variable state: integer range 0 to 3;

begin

if rising_edge(clk_40k) then

int<=not (key_lie(3) and key_lie(2) and key_lie(1) and key_lie(0));

end if;

if rising_edge(clk_sel) then

case state is --循环输出行信号 1110、1101、1011、0111

when 0=>

key_hang_tmp<="1110";

state:=1;

when 1=>

key_hang_tmp<="1101";

state:=2;

when 2=>

key_hang_tmp<="1011";

state:=3;

when 3=>

key_hang_tmp<="0111";

state:=0;

end case;

end if;

end process;

process(clk_40k,int) --以下是译键值

variable state: integer range 0 to 3;

variable counter: integer range 0 to 99999;

begin

if int='0' then

state:=0;

counter:=0;

elsif rising_edge(clk_40k) then

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