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Xilinx 原语的使用方法 1

3.4 Xilinx 公司原语的使用方法

原语，其英文名字为 Primitive，是 Xilinx 针对其器件特征开发的一系列常用模

块的名字，用户可以将其看成 Xilinx 公司为用户提供的库函数，类似于 C++

中的“cout”等关键字，是芯片中的基本元件，代表 FPGA 中实际拥有的硬件逻

辑单元，如 LUT，D 触发器，RAM 等，相当于软件中的机器语言。在实现过

程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否

则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方

使用方法是类似的。

Xilinx 公司的原语按照功能分为 10 类，包括：计算组件、I/O 端口组件、寄存

器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM

组件、Slice/CLB 组件以及 G 比特收发器组件。下面分别对其进行详细介绍。

3.4.1 计算组件

计算组件指的就是 DSP48 核，也有人将其称为硬件乘法器，功能描述如表 3-6

所示。

表 3-6 计算组件清单

泛应用，特别是各类滤波器系统中，不仅可以提高系统稳定性，还能够节省

逻辑资源且工作在高速模式下。其在 Verilog 中的例化模版为：

module fpga_v4_dsp48(

BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA,

CEB,

CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE,

PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP,

SUBTRACT);

output [17:0]BCOUT;

CEC,CECARRYIN,CECINSUB,CECTRL,CEM,

CEP,CLK, RSTA,

RSTB,RSTC,RSTCARRYIN,RSTM,RSTP,SUBTRACT;

//对 DSP48 原语的功能进行配置。

DSP48 #(

.AREG(1), // Number of pipeline registers on the A input, 0, 1 or 2

.BREG(1), // Number of pipeline registers on the B input, 0, 1 or 2

.B_INPUT("DIRECT"),

// B input DIRECT from fabric or CASCADE from another

.LEGACY_MODE("MULT18X18S"),

// Backward compatibility, NONE, MULT18X18 or

MULT18X18S

.MREG(1), // Number of multiplier pipeline registers, 0 or 1

.OPMODEREG(1), // Number of pipeline regsiters on OPMODE

input, 0 or 1

.PREG(1), // Number of pipeline registers on the P output, 0 or 1

.SUBTRACTREG(1)

// Number of pipeline registers on the SUBTRACT input, 0 or 1

) fpga_v4_dsp48 (

.C(C), // 48-bit cascade input

.CARRYIN(CARRYIN), // Carry input signal

.CARRYINSEL(CARRYINSEL), // 2-bit carry input select

.CEA(CEA), // A data clock enable input

.CEB(CEB), // B data clock enable input

.CEC(CEC), // C data clock enable input

.OPMODE(OPMODE), // 7-bit operation mode input

.PCIN(PCIN), // 48-bit PCIN input

.RSTA(RSTA), // Reset input for A pipeline registers

.RSTB(RSTB), // Reset input for B pipeline registers

.RSTC(RSTC), // Reset input for C pipeline registers

.RSTCARRYIN(RSTCARRYIN), // Reset input for CARRYIN

registers

.RSTCTRL(RSTCTRL), // Reset input for CTRL registers

.RSTM(RSTM), // Reset input for multiplier registers

.RSTP(RSTP), // Reset input for P pipeline registers

时钟组件包括各种全局时钟缓冲器、全局时钟复用器、普通 I/O 本地的时钟

缓冲器以及高级数字时钟管理模块，如表 3-7 所示。

表 3-7 时钟组件的清单

下面对几个常用时钟组件进行简单介绍，其余组件的使用方法是类似的。

1．BUFG

// BUFG: 全局时钟缓存（Global Clock Buffer），只能以内部信号驱动

// Xilinx HDL 库向导版本，ISE 9.1

BUFG BUFG_inst (

.O(O), //时钟缓存输出信号

.I(I) // /时钟缓存输入信号

);

// 结束 BUFG_ins 模块的例化过程

为低时，选择 I0；否则输出 I1，其真值表如表 M 所示。BUFMUX 原语和

BUFMUX1 原语的功能一样，只是选择逻辑不同，对于 BUFMUX1，当选择

信号 S 为低时，选择 I1；否则输出 I0。

BUFMUX 原语的例化代码模板如下所示：

// BUFGMUX: 全局时钟的 2 到 1 复用器（Global Clock Buffer 2-to-1 MUX）

// 适用芯片：Virtex-II/II-Pro/4/5, Spartan-3/3E/3A

// Xilinx HDL 库向导版本，ISE 9.1

BUFGMUX BUFGMUX_inst (

需要注意的是：该原语只用用全局时钟处理，不能作为接口使用。在综合结

果分析时，它和同类原语 BUFMUX1 的 RTL 级结构如图 3-33 所示。

3. BUFIO

BUFIO 是本地 I/O 时钟缓冲器，其 RTL 结构如图Ｍ所示，只有一个输入与

输出，非常简单。BUFIO 使用独立于全局时钟网络的专用时钟网络来驱动

纵向 I/O 管脚，所以非常适合同步数据采集。BUFIO 要求时钟和相应的 I/O

必须在同一时钟区域，而不同时钟网络的驱动需要 BUFR 原语来实现。需要

注意的是，由于 BUFIO 引出的时钟只到达了 I/O 列，所以不能来驱动逻辑

资源，如 CLB 和块 RAM。

BUFIO BUFIO_inst (

.O(O), //本地 I/O 时钟缓冲器的输出信号

在综合结果分析时，其 RTL 级结构如图 3-34 所示。

4. BUFR

BUFR 是本地 I/O 时钟、逻辑缓冲器，其 RTL 结构如图Ｍ所示。BUFR 和

BUFIO 都是将驱动时钟引入某一时钟区域的专用时钟网络，而独立于全局

时钟网络；不同的是，BUFR 不仅可以跨越不同的时钟区域（最多 3 个），