fsm-design-test-rtl:适用于有限状态机（FSM）的SystemVerilog可测试性设计（DFT）。 旨在展示...

FSMDesignTestRTL 适用于有限状态机（FSM）的SystemVerilog可测试性设计（DFT）。 旨在展示如何将DFT结构内置到集成电路（IC）中以帮助通过扫描路径进行测试。 可以进行故障检测和分析。 停留在0/1。 有关完整的文档-系统设计，实验和发现，请阅读 测试中的主要问题是对电路内部节点的访问（或缺少访问）。 DFT的要点是提供改进此访问权限的方法。 引脚分配旨在与CycloneV FPGA配合使用。 如果使用另一个FPGA / CPLD，请注意引脚表文档中需要进行的更改。 可以对代码进行综合，并使用Quartus之类的工具对电路板进行编程。 请查看PDF文档以获取完整的设计规范。