SmGen:Verilog有限状态机（FSM）代码生成器-开源

SmGen是Verilog的有限状态机（FSM）生成器。 另一方面，它不是FSM输入工具。 输入是行为Verilog，其时钟边界由设计人员专门设置。 SmGen会展开此行为代码，并在可综合的Verilog中从中生成FSM。 时钟边界由设计者明确提供，因此可以很好地控制预期的时序