一文看懂FPGAXDC约束_set_propertyLOC资源-CSDN文库

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Vivado 时序约束

本文主要介绍如何在 Vivado 设计套件中进行时序约束，原文出自 Xilinx 中

文社区。

1 Timing Constraints in Vivado -UCF to XDC

Vivado 软件相比于 ISE 的一大转变就是约束文件，ISE 软件支持的是 UCF(User

Constraints File)，而 Vivado 软件转换到了 XDC(Xilinx Design Constraints)。XDC 主

要基于 SDC(Synopsys Design Constraints)标准，另外集成了 Xilinx 的一些约束标

准，可以说这一转变是 Xilinx 向业界标准的靠拢。Altera 从 TimeQuest 开始就一

直使用 SDC 标准，这一改变，相信对于很多工程师来说是好事，两个平台之间

的转换会更加容易些。首先看一下业界标准 SDC 的原文介绍：

Synopsys' widely-used design constraints format, known as SDC, describes the

"design intent" and surrounding constraints for synthesis, clocking, timing, power,

test and environmental and operating conditions. SDC has been in use and

evolving for more than 20 years, making it the most popular and proven format for

describing design constraints. Essentially all synthesized designs use SDC and

numerous EDA companies have translators that can read and process SDC.

Xilinx 原先的自成一派(UCF)其实其实也算做的不错，相信使用过 UCF 的工

程师也有同感，并没有什么不便。像 Apple 那样软件和硬件都自成一派而且能与

其它所有派别抗衡的，背后需要有多强大的团队支持，可能 Xilinx 可是考虑到这

点，不想花费过多的精力去维护。（个人见解）

文归正题，如果有读者以前没有使用 XDC/SDC 的经验，这边讲解一下如何

从 UCF 到 XDC 的转换。如图 1 所示为 UCF 与 SDC 的约束命令比较，可以发现常

用的命令都能对应上。

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