高速AD_AD6688调试记录.docx

文档“高速AD_AD6688调试记录.docx”主要涉及使用高速ADC（模拟到数字转换器）AD6688以及与之相关的射频直接采样和FPGA（现场可编程门阵列）集成的调试过程。AD6688是一款高性能的ADC，适用于射频和中频信号的数字化。以下是对文档中关键知识点的详细说明： 1. **AD6688的Full Bandwidth Mode**：在全带宽模式下，AD6688能够直接采集高频信号，但文档指出在这种模式下只有7位数据是有效的。这可能导致数据质量下降，因此需要采取其他策略来改善。 2. **DDC（数字下变频）模块**：为了克服全带宽模式的限制，调试过程中采用了DDC模块。DDC通过fs/4的IF（中频）模式，选择HB1滤波器，并且不进行抽取操作（decimate by 1），同时启用复数到实数转换，实现Real in Real out。这样可以提高数据的有效性并处理不同频率的输入信号。 3. **Lane速率和FPGA配置**： - Lane Rate是JESD204B接口中单个lane的数据传输速率。根据不同的通道使用情况，Lane Rate可以是12Gbps或6Gbps，对应FPGA的JESD工作时钟分别为300MHz和150MHz。 - Xilinx的LogiCORE IP JESD204 core支持从1 Gb/s到12.5 Gb/s的Line Rates，适应性强。 4. **调试总结**： - DDC模式下，增加6dB增益会同时提升底噪和信号，因为增益操作是在数字域进行的。 - N的设置是虚拟转换器的分辨率，尽管AD6688的分辨率是14位，但在DDC之后，实际读取的每个采样点的数据量由设置的N位决定。 - 在全带宽模式下，若使用两个通道，Both real (I) and complex (Q) selected，意味着两个通道都被启用；若设置为Chip Q ignore，则通道B无效。 - 当Lane Rate达到12Gbps时，FPGA的GTH_REF_CLK需要为300MHz，但由于时序约束，这可能导致PULSE WIDTH警告，建议调整时钟或Lane Rate以消除警告。 - 在Test模式下，如果启用了DDC，需要同时启用DDC的test功能。 - 杂散分析表明，PDF（Phase Frequency Detector）的频率选择会影响近端杂散。20MHz时，±10MHz处存在杂散，通过提高PDF到100MHz可以减少近端杂散，但可能在100MHz附近产生新的杂散，这提示了鉴相频率与采样频率之间的耦合效应。 总结来说，这个调试过程涉及到了高速ADC的复杂操作，包括其工作模式的选择、DDC的应用、FPGA的配置以及信号质量的优化，这些都是射频系统设计中的关键技术点。通过这些调试经验，可以更好地理解和优化高速AD系统，以实现更高效、更精确的信号处理。