为逐次逼近型ADC设计可靠的数字接口.pdf资源-CSDN文库

需积分: 9 73 浏览量 2019-07-23 14:26:53 上传评论 1 收藏 646KB PDF 举报

资源推荐

资源详情

资源评论

模拟对话第

49

卷

01

期，

2015

年

1

月

analog.com/zh/analogdialogue 1

为逐次逼近型

ADC

设计可靠的数字接口

作者：

Steven Xie

简介

逐次逼近型模数转换器（因其逐次逼近型寄存器而称为 SAR

ADC）广泛运用于要求最高 18 位分辨率和最高 5 MSPS 速率的

应用中。其优势包括尺寸小、功耗低、无流水线延迟和易用。

主机处理器可以通过多种串行和并行接口（如 SPI、I

2

C 和 LVDS）

访问或控制 ADC。本文将讨论打造可靠、完整数字接口的设计

技术，包括数字电源电平和序列、启动期间的 I/O 状态、接口时

序、信号质量以及数字活动导致的误差。

数字

I/O

电源电平和序列

多数 SAR ADC 都提供独立的数字 I/O 电源输入（V

IO

或 V

DRIVE

），

后者决定接口的工作电压和逻辑兼容性。此引脚应与主机接口

（MCU、DSP 或 FPGA）电源具有相同的电压。数字输入一般应

在 DGND − 0.3 V 与 V

IO

+ 0.3 V 之间，以避免违反绝对最大额定

值。须在 V

IO

引脚与 DGND 之间连接走线短的去耦电容。

采用多个电源的 ADC 可能拥有明确的上电序列。应用笔记

AN-932《

电源时序控制

》为这些 ADC 电源的设计提供了良好的

参考。为了避免正向偏置 ESD 二极管，避免数字内核加电时处

于未知状态，要在接口电路前打开 I/O 电源。模拟电源通常在 I/O

电源之前加电，但并非所有 ADC 均是如此。请参阅并遵循数据

手册中的内容，确保序列正确。

启动期间的数字

I/O

状态

为了确保初始化正确无误，有些 SAR ADC 要求处于某些逻辑状

态或序列，以实现复位、待机或关断等数字功能。在所有电源

都稳定之后，应施加指定脉冲或组合，以确保 ADC 启动时的状

态符合预期。例如，一个高脉冲在 RESET 上持续至少 50 ns，

这是配置 AD7606 以使其在上电后能正常运行所必须具备的

条件。

在所有电源均完全建立之前，不得切换数字引脚。对于 SAR

ADC，转换开始引脚 CNVST 可能对噪声敏感。在图 1 所示示例

中，当 AV

CC

、DV

CC

和 V

DRIVE

仍在上升时，主机 cPLD 拉高

CNVST

。这可能使 AD7367 进入未知状态，因此，在电源完全

建立之前，主机应使

CNVST

保持低电平。

图

1.

在电源上升时拉高

CNVST

可能导致未知状态。

数字接口时序

转换完成之后，主机可以通过串行或并行接口读取数据。为了

正确读取数据，须遵循特定的时序策略，比如，SPI 总线需要采

用哪种模式等。不得违反数字接口时序规范，尤其是 ADC 和主

机的建立和保持时间。最大比特率取决于整个循环，而不仅仅

是最小额定时钟周期。图 2 和下列等式展示了如何计算建立和

保持时间裕量。主机把时钟发送至 ADC 并读取 ADC 输出的

数据。

图

2.

建立和保持时序裕量。

本内容试读结束，登录后可阅读更多

下载后可阅读完整内容，剩余3页未读，立即下载

内容反馈

weixin_39841848

粉丝: 512
资源: 1万+

最新资源

资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！点击此处反馈

feedback-tip