从仿真到硬件加速仿真
—
可完全重复使用的
UVM
架构
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硬件加速器旨在弥补这一缺憾。在硬件加速器中可以模拟实际使用的硬件，因而运行速度可达到每秒数百万
个时钟周期。事务性加速又称为仿真加速，是硬件加速仿真的一种特殊使用模式，在这种模式中，硬件加速
器中的
RTL
设计可以与工作站上运行的验证平台进行交互。过去几年中，人们对这种模式的兴趣与日俱增，
从而有力推动了硬件加速仿真的发展，促使其更加易用和普及。有些设计可能需要运行数百万个时钟周期才
能获得全覆盖率或测量各种性能指标，对于这些设计，现在甚至在模块级也会采用硬件加速仿真。
需 要 注 意 的 是 ，由
UVM
方法实现的重复使用模式在硬件加速仿真环境下必须继续大力推行。本文档描述了
一种编写
UVM
验证平台的方法，平台不仅可用于软件仿真，也可用于硬件辅助加速。该方法来源于硬件加速
仿真的原则，作为一种可重复使用的验证方法，应具有以下优点：
互操作性：用户应能同时在纯仿真和硬件加速仿真中运行同样的环境，仿真与硬件加速仿真不应使用各自独
立的代码库。该方法在用于硬件加速仿真之后，应能继续发挥作用。
灵活性：
SystemVerilog
已成为最受欢迎的验证语言，其主要优势是可以采用面向对象的设计模式创建动态的
验证平台。这种语言（和
UVM
一样）可提供多种不可综合的高级功能，例如随机约束、功能覆盖率、实现序列
可配置的
SystemVerilog
类等，可以更加容易地构建验证环境。硬件加速仿真的方法必须继续在验证平台中
应用这些元素。
性能：用户必须用此模型获得最佳性能，性能应能证明此方法的应用合理性，速度必须比纯软件仿真快几个
数量级。
在构建加速用验 证平台时，
UVM
验证平台模型中有两个基本组件：
■
HDL
静态组件
—
包括
DUT
—
以全加速时钟速度在硬件加速器上运行
■
HVL
动态验证平台—
行为部分
—
在工作站仿真器上 运行
这两个组件是彼此完全独立的单独域。不过，
HDL
和
HVL
域之间有可以交互，偶尔的交互可实现性能最大
化。其中一个最佳方法是远程过程调用
—
在
HDL
中定义的函数可从
HVL
调 用 ，反 之 亦 然 。
双顶层
UVM
架构
在传统的
UVM
验证平台上，一个顶级模块即可囊括验证平台的所有元素，其中包括验证环境中的所有组件、
时钟和复位发生器、
RTL DUT
以及任何
SystemVerilog
接 口（ 与
DUT
外 部 管 脚 绑 定 ，方 便 各 验 证 环 境 组 件 、各
连接和支持逻辑对其进行访问）。
采用基于类的动态验证组件（例如
UVM
驱动器或监视器等）后，访问用于接口驱动或信号采样的管脚是通过
SystemVerilog
虚拟接口句柄（指向实体接口的指针）来完成的。虚拟接口是
UVM
验 证 平 台 或 任 何 动 态 的 、面
向对象的
SystemVerilog
验证平台与静态创建的
HDL
模型之间的既定连接方式。
