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matlab精度检验代码-zynq_tdc:RedPitayaZynq-7010SoC中的快速高分辨率时间数字转换器
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2021-05-22
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matlab精度检验代码ZYNQ时间数字转换器 Red Pitaya Zynq-7010 SoC中的快速高分辨率时间数字转换器 作者:米歇尔·亚当尼克(Michel Adamic) 表现核心频率:350 MHz 延迟线抽头数:192(可配置) 每个通道的时间分辨率:> 11 ps 精度:<10 ppm DNL:-1至+4.5 LSB INL:+0.5至+8.5 LSB 测量范围:47.9毫秒死区时间:〜14 ns 最高速度:〜70 MS / s 包含的文件夹AXITDC TDC通道IP。 包括VHDL源文件,测试平台和定制的Xilinx IP内核。 木板火龙果红色板定义文件。 src 用于创建两通道TDC系统示例项目的源文件。 代码TDC的相关软件,包括: TDCServer2.c-用于Zynq ARM内核的基于Linux的C程序,可通过“ mmap”系统调用与TDC通道进行通信。 在TDCsystem项目的地址编辑器中设置地址。 PLclock脚本-包含bash命令,用于将PL时钟频率从125降低到100 MHz。 必须在TDC实施之前执行。 TDCgui4.mlapp-MATLAB
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zynq_tdc-master.zip (46个子文件)
zynq_tdc-master
board
redpitaya
1.1
redpitaya.jpg 42KB
preset.xml 3KB
part0_pins.xml 5KB
board.xml 14KB
src
timing.xdc 159B
ports.xdc 1KB
TDCsystem_bd.tcl 16KB
code
TDCgui4.mlapp 105KB
TDCserver2.c 16KB
PLclock 201B
LICENSE 34KB
README.md 2KB
make_project.tcl 2KB
AXITDC
sim
encoderTb.vhd 2KB
counterTb.vhd 2KB
controlTb.vhd 5KB
src
blk_mem_gen_0
blk_mem_gen_0.xci 34KB
encoder.vhd 4KB
TDCchannel.vhd 4KB
axi_bram_ctrl_0
axi_bram_ctrl_0.xci 17KB
adderTreeLegacy.vhd 4KB
axi_gpio_0
axi_gpio_0.xci 12KB
MyPkg.vhd 3KB
delayLine.vhd 4KB
control.vhd 5KB
risingEdgeDetector.vhd 1KB
AXITDC.vhd 12KB
counter.vhd 1KB
sync.vhd 2KB
component.xml 67KB
xgui
AXITDC_v2_0.tcl 800B
figs
GUI
measTab.PNG 66KB
calTab.PNG 62KB
AXITDC
timestamp.PNG 13KB
AXITDC.PNG 45KB
TDCcore
TDCcore.PNG 55KB
delayLine
delayLine.PNG 25KB
1bubble.PNG 110KB
resetbubble.PNG 108KB
bubblefree.PNG 109KB
control
controlFSM.PNG 88KB
encoder
adderTree.PNG 63KB
AXITDC_IP.PNG 11KB
TDCsystem
2ch_layout.PNG 65KB
addressEditor.PNG 15KB
TDCsystem.PNG 98KB
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