现代电子技术
Modern Electronics Techni que
2014 年 11 月 1 日
第 37 卷第 21 期
Nov. 2014
Vol. 37 No. 21
0 引 言
LDPC 码已被广泛应用于深空通信、光纤通信、卫星
数字视频和音频广播等领域
[1]
。在加性高斯白噪声信道
环境下，BPSK 调制时，归一化最小和译码算法能很好地
平衡译码性能和算法复杂度，易于硬件实现
[2]
，且常以流
水线的形式出现在译码器的设计中。本文针对 LDPC
译码器提出一种新的设计思路，将流水线思想应用到译
码器的整体设计中，设计出可以多帧并行且结构简单的
译码器，最后通过仿真对其性能进行验证。
1 归一化最小和译码算法的流水线化
归一化最小和译码算法分为两步迭代，即变量节点
运算（VNP）与校验节点运算（CNP）。
VNP：
q
nm
= P
n
+
∑
m
′
∈ M(n)\m
r
m
′
n
（1）
CNP：
r
mn
=
æ
è
ç
ö
ø
÷
∏
n
′
∈ N(m)\n
sign(q
n
′
m
) ×
( )
min
n
′
∈ N(m)\n
||
q
n
′
m
× α （2）
式中：
M(n) 表示 H 矩阵中第 n 列中 1 的所有位置；N(m)
表示 H 矩阵中第 m 行中 1 的所有位置；M(n)\m 表示从
M(n) 中去掉第 m 行 那个 1 之后 的 子 集；N(m)\n 表示 从
N(m) 中去掉第 n 列那个 1 之后的子集；P
n
表示第 n 列对
应的接收到的初始电平值；
q
nm
表示本次迭代中第 n 列
第 m 行那个 1 对应的变量节点运算结果；
r
mn
表示本次
迭代中第 m 列第 n 行那个 1 对应的校验节点运算结果；
α 为归一化因子。初始化时先进行 VNP 运算，此时的 r
mn
均为 0。每次进行 VNP 运算时可同时计算本次迭代的
判决结果：
Q
n
= P
n
+
∑
m ∈ M(n)
r
mn
（3）
如 果 Q
n
≥0 ，则 令 第 n 列 判决 码字 x
n
=0，否 则 x
n
=1 。
若
x =[x
1
，x
2
，…，x
n
]满足
Hx
T
= 0，
则停止迭代，将 x 作为
译码输出，否则继续迭代，直到满足
Hx
T
= 0 或达到最大
迭代次数为止。
图 1 是对三输入 VNP 进行流水线化的一个实例，其
中“扩位补零”是为了防止加法结果溢出，通过补零的方
式增加输入数据的整数位；“截位”将绝对值超出原有位
数范围的数据转化为原有位数下的极值；“添位”将判决
码字
x
n
附加在数据的末尾，便于在 CNP 运算时计算 Hx
T
流水线式 LDPC 译码器的 FPGA 设计与仿真
单元旭，崔 闻
（哈尔滨工业大学 电子信息工程学院，黑龙江 哈尔滨 150001）
摘 要：LDPC 码在深空通信中有很好的实用价值，同时 LDPC 码也被广泛应用于光纤通信、卫星数字视频和音频广播
等领域。针对 LDPC 译码器提出一种新的设计思路，将流水线思想从译码算法本身扩展到译码器的整体设计中，设计出可以
多帧并行且结构简单的译码器
，最后从吞吐量和资源消耗两方面进行仿真验证。
关键词：LDPC；译码器；流水线；FPGA
中图分类号：TN91⁃34 文献标识码：A 文章编号：1004⁃373X（2014）21⁃0015⁃0 4
Design and simulation of pipeline style LDPC decoder based on FPGA
SHAN Yuan⁃xu，CUI Wen
（School of Ele ctronics and Information Engineering，Harbin Institute of Technolo gy，Harbin 150001，China）
Abstract：LDPC code in deep space communication has v ery good practical value, and has been widely used in optical fi⁃
ber c ommunication, satellite digital video and audio bro adcasting. A new method to design LDPC decoder is pr oposed. The idea
of pipeline is abstracted from decoding algorithm and applied to the overall design of decoder. Based on this method，a decoder
with si mple structure，which can process multiple parallel frames，was d esigned. Its thr oughput and resource consumption were
verified by simulation.
Keywords：LDPC；decoder；pipeline；FPGA
收稿日期：2014⁃05⁃05
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