针对乘法器内部加法运算次数的优化算法 (2013年)

提出一种针对乘法器的低功耗设计算法,其优化指标为乘法器内部加法运算次数.在实现技术上,解决了目前低功耗设计中算法自身逻辑单元被引入系统从而降低系统优化效果的问题.该算法能够在不降低系统工作效率、不损失系统运算精度、不增加额外逻辑单元的条件下,大幅降低系统功耗和面积.在使用该算法对某一射频模块进行优化后,硬件测试结果显示该射频模块对某型号FPGA的逻辑占用率相比优化前降低32.1% ,寄存器总数降低33.1% ,存储单元占用率降低35.4% ,优化效果显著.