基于FPGA的跨时钟域信号处理——借助存储器

基于FPGA的跨时钟域信号处理——借助存储器 FPGA在数字信号处理领域中的应用越来越广泛，而跨时钟域信号处理是FPGA设计中的一大难点。为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。下面我们将详细探讨借助存储器进行跨时钟域信号处理的原理和应用。 一、跨时钟域信号处理的需求 在数字信号处理领域中，信号处理和数据传输是两个非常重要的方面。然而，在不同的时钟域中，信号处理和数据传输的难度将会增加。这是因为不同的时钟域之间的同步问题变得非常复杂。如果我们不能正确地解决同步问题，那么数据传输的可靠性将会受到影响。 二、借助存储器的跨时钟域信号处理 借助存储器来完成跨时钟域通信是非常常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了一些用户可灵活配置的存储块，因此，使用开发商提供的免费IP核可以很方便的嵌入一些常用的存储器来完成跨时钟域数据传输的任务。 三、借助存储器的原理 使用内嵌存储器和使用外部扩展存储器的基本原理是一样的。如图1所示，借助存储器的跨时钟域传输双口RAM更适合于需要互通信的设计，只要双方对地址做好适当的分配，那么剩下的工作只是控制好存储器的读写时序。FIFO本身的特性（先进先出）决定了它更适合于单向的数据传输。 四、借助存储器的优势 借助存储器进行跨时钟域传输的最大好处在于，设计者不需要再花时间和精力考虑如何处理同步问题，因为这些工作都交给了存储器，我们也不用关心存储器内部到底使用了怎样的工作机制来解决冲突问题。我们可以把更多的时间花在数据流以及存储器接口的控制上。另外，借助存储器可以大大提高通信双方的数据吞吐率，它不像握手信号和逻辑同步处理机制那样在同步设计上耗费太多的时钟周期，它的速度瓶颈基本就是存储器本身的速度上限。 五、异步FIFO在跨时钟域通信中的应用 异步FIFO是跨时钟域通信中的一种常用的存储器解决方案。常见的异步FIFO接口如图2所示，FIFO两侧会有相对独立的两套控制总线。若写入请求wrreq在写入时钟wrclk的上升沿处于有效状态，那么FIFO将在该时钟沿将锁存写入数据总线wrdata。同理，若读请求rdreq在读时钟rdclk的上升沿处于有效状态，那么FIFO将把数据放置到读数据总线rddata上，外部逻辑一般在下一个有效时钟沿读取该数据。 六、实际应用例子 在特权同学设计过的一个SDRAM控制器中，就使用了两个FIFO。由于SDRAM需要定时预刷新，并且每次读写时起始控制的时间开销相对大一些，因此采用页读写的方式可以大大的提高数据吞吐量，而页读写方式需要对数据做一些缓存处理。另外，该SDRAM控制器所在的工程中涉及了多个时钟域。在写入SDRAM端是一个25MHz的时钟，在读SDRAM端是一个50MHz的时钟，而SDRAM的控制则使用了100MHz的时钟。尽管实际工程里这三个时钟的相位关系固定，但是不做好多周期约束也很容易引起问题。最终，选择在SDRAM控制器的写入端和读出端各使用一个异步FIFO，这既解决了数据缓存的问题，也能有效的完成跨时钟域的信号传输。 借助存储器进行跨时钟域信号处理是FPGA设计中的一种非常实用的解决方案。它可以解决同步问题，提高数据吞吐率，并简化设计过程。