基于FPGA/CPLD的小型片上系统的设计 (2001年)

在现代电子技术飞速发展的大背景下，电子系统数字化的趋势愈发明显。电子设计技术已经从传统的中小规模集成电路发展到了广泛的应用单片机，进而进入到利用现场可编程门阵列（FPGA）和复杂可编程逻辑设备（CPLD）进行系统设计的新阶段。FPGA/CPLD以其大容量、强逻辑功能、高速度和高可靠性成为系统设计的重要组成部分。随着电子设计自动化（EDA）技术的发展和超大规模集成电路（VLSI）制造工艺的进步，尤其是软/硬件知识产权（IP）核产业的迅速成长，嵌入式通用和标准的FPGA/CPLD器件正变得越发成熟，使片上系统（SOC）的实现近在咫尺。 本文将通过基于FPGA设计的六位数字频率计的例子，展示如何利用FPGA/CPLD实现小型片上系统的设计。数字频率计的设计采用自上而下的层次化设计方法。频率测量的基本原理是累计每秒钟内信号脉冲的个数。常见的测频方法主要有以下几种： 1. 直接测频法：通过脉冲整形电路对被测频率信号进行处理后，将其输入到计数器，在一定的时间闸门内测量信号的脉冲个数。该方法在低频段相对测量误差较大。 2. 组合法：结合低频段使用周期测量法（先测量信号的周期，再转换为频率）的高精度特点，将直接测频法与周期法结合使用。 3. 倍频法：在高频段，由于直接测频法具有高精度，可以采用倍频技术。将被测信号通过倍频处理后再进行频率测量，以提高精度。 4. 高精度恒误差测频法：设计一种与被测频率无关的硬件测频电路，以保证测量精度。 在本论文中，选择了应用最为广泛且常规的直接测频法进行设计。直接测频法的基本原理框图显示，在频率计正常工作时，宽度为1秒的闸门信号作为计数器的时钟使能信号，被测信号则作为计数器的时钟输入。闸门信号为高电平时，计数器开始计数；当闸门信号为低电平时，计数器停止计数。在此1秒的闸门时间内，计数器的计数值就代表了被测信号的频率。为保证每次闸门信号开通前计数器都能从零开始计数，需要在计数器每次计数前提供一个清零脉冲信号进行复位。 在计数器和显示译码之间增加锁存电路，可以防止在闸门信号为高电平期间，频率计显示随计数值增加而不断变化。为避免显示闪烁，锁存信号的周期必须大于人的视觉滞留时间（大约0.1秒）。为了产生高质量的测频控制信号，采用2分频器，其输出信号的脉宽恰好为1秒，可以作为闸门控制信号。控制信号在计数完成后维持1秒的高电平，然后利用其反相信号的上跳沿产生锁存信号，而清除信号则在0.5秒后产生上跳沿，用于计数器清零。在设计中要对测频控制信号发生器进行仔细的实时仿真，以防止可能产生的毛刺。 设计工具方面，底层模块通过硬件描述语言（例如Verilog或VHDL）编写，使得设计具有良好的模块化和层次结构。硬件描述语言允许设计者在较高抽象层次上对电路进行描述和仿真，这有助于缩短设计周期，提高设计效率，同时便于团队协作和设计重用。 基于FPGA/CPLD的小型片上系统设计方法，通过硬件描述语言和层次化设计，使得设计过程更加灵活、高效。随着EDA工具和IP核技术的不断进步，FPGA/CPLD在片上系统设计中的应用将更加广泛，推动电子系统设计技术迈入新的发展阶段。