介绍了高速电路的定义以及在高速电路设计中存在的信号完整性、时序问题,详细分析了产生这些问题的原因。分析了高速电路设计中消除反射常用的端接方式,并给出了串行端接和并行端接的仿真结果。结合实际应用,从工程实现的角度提出合理的连线拓朴结构并给出了实测结果。最后分析了高速电路设计中时序问题,给出了源同步时钟系统中时序设计应该满足的条件。
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