单片机与DSP中的基于FPGA实现FIR滤波器的研究
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2020-12-10
05:24:40
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单片机与单片机与DSP中的基于中的基于FPGA实现实现FIR滤波器的研究滤波器的研究
摘要：针对在FPGA中实现FIR滤波器的关键--乘法运算的高效实现进行了研究，给了了将乘法化为查表的DA算
法，并采用这一算法设计了FIR滤波器。通过FPGA仿零点验证，证明了这一方法是可行和高效的，其实现的滤
波器的性能优于用DSP和传统方法实现FIR滤波器。最后介绍整数的CSD表示和还处于研究阶段的根据FPGA实
现的要求改进的最优表示。 关键词：FPGA DA FIR滤波器 CSD数字滤波器是语音与图像处理、模式识别、雷
达信号处理、频谱分析等应用中的一种基本的处理部件，它能满足波器对幅度和相位特性的严格要求，避免模
拟乙波器所无法克服的电压漂移、温度漂移和噪声等问题。有限冲激响应(FIR)
摘要：摘要：针对在FPGA中实现FIR滤波器的关键--乘法运算的高效实现进行了研究，给了了将乘法化为查表的DA算法，并采用这
一算法设计了FIR滤波器。通过FPGA仿零点验证，证明了这一方法是可行和高效的，其实现的滤波器的性能优于用DSP和传
统方法实现FIR滤波器。最后介绍整数的CSD表示和还处于研究阶段的根据FPGA实现的要求改进的最优表示。
关键词：关键词：FPGA DA FIR滤波器 CSD
数字滤波器是语音与图像处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件，它能满足波器对幅
度和相位特性的严格要求，避免模拟乙波器所无法克服的电压漂移、温度漂移和噪声等问题。有限冲激响应(FIR)滤波器能在
设计任意幅频特性的同时保证严格的线性相位特性。
目前FIR滤波器的实现方法有三种：利用单片通用数字滤波器集成电路、DSP器件和可编程逻辑器件实现。单片通用数字
滤波器使用方便，但由于字长和阶数的规格较少，不能完全满足实际需要。使用DSP器件实现虽然简单，但由于程序顺序执
行，执行速度必然不快。FPGA有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算
为主导的通用DSP芯片来说，其并行性和可扩展性更好。但长期以来，FPGA一直被用于系统逻辑或时序控制上，很少有信号
处理方面的应用，其原因主要是因为在FPGA中缺乏实现乘法运算的有效结构。现在这个问题得到了解决，使FPGA在数字信
号处理方面有了长足的发展。
图图1
1 分布式运算原理分布式运算原理
分布式算法(DA)早在1973年就已经被Croisier提出来了，但是直到FPGA出现以后，才被广泛地应用在FPGA中计算乘积
和。
一个线性时不变网络的输出可以用下式表示：
=c[0]x[0]+c[1]x[1]+…+c[N-1]x[N-1]
假设系数c[n]是已知常数，x[n]是变量，在有符号DA系统中假设变量x[n]的表达式如下：
式中，xb[n]表示z[叫的第b位，而x[n]也就是x的第n次采样。于是，内积y可以表示为：
重新分别求和（也就是分布式算法的由来），其结果如下：
从(1)式可以发现，分布式算法是一种以实现乘加运算为目的的运算方法。它与传统算法实现乘加运算的不同在于执行部
分积运算的先后顺序不同。分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成
相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算
的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。它的实现框图如图1(虚线为流水
线寄存器)所示。
图图2
2 用分布式原理实现用分布式原理实现FIR滤波器滤波器
2．1 串行方式
当系统对速度的要求不高时，可以采用串行的设计方法，即采用一个DA表、一个并行累加器和少量的寄存器就可以了。
在用LUT实现串行分布式算法的时候，假设系数为8位，则DA表的规模为2N×8位。可以看到如果抽头系数N过多，则DA
表的规模将十分庞大。这是因为LUT的规模随着地址空间的变化(也就是N的增加)而呈指数增加。例如EPFl0K20包含1152个
LC，而一个27×7位的表就需要394个LC。当N过大时，一个FPGA器件就不够用了。
为了减小规模，可以利用部分表计算，然后将结果相加。假定长度为LN的内积为：
将和分配到L个独立的N阶并行DA的LUT之中结果如下：
如图2所示，实现一个4N的DA设计需要3个次辅助加法器。表格的规模从一个2 N×B位的LUT降到4个2 N×B的位表。
如果再加上流水线寄存器，由于EPFl0K20每个LC后面都跟有一个寄存器，所以并没有增加电路规模，而速度却得到了提
高。
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