A low-offset dynamic comparator with input offset-cancellation

### 低偏移动态比较器及其输入偏移消除技术 #### 概述 本文献介绍了一种采用输入偏移消除技术的低偏移动态比较器的设计与实现。该设计主要针对高速模拟数字转换器（ADC）中的关键组件——比较器进行优化。随着现代电子系统数据处理速度的不断提高，高性能ADC的需求日益增长，而比较器作为ADC的重要组成部分，其性能的优化对于整个系统的性能提升至关重要。 #### 技术背景与挑战 在高速、高分辨率的应用场景下，动态比较器因其低功耗、高速度、高输入阻抗以及与深亚微米工艺的良好兼容性而备受青睐。这类比较器通常由一个动态前置放大器后接再生锁存器组成，能够将微小的输入电压差放大为较大的电压信号，以克服后端锁存器的偏移并防止反冲噪声的影响。 然而，在实际应用中，比较器的静态偏移（即偏移电压）一直是影响其性能的关键因素之一。偏移电压的产生主要是由于晶体管阈值电压不匹配或尺寸因子不匹配造成的。这些偏移会显著降低比较器的精度，从而影响整体系统的性能。 #### 输入偏移消除技术 为了应对上述挑战，本研究提出了一种新的输入偏移消除技术。该技术通过利用动态前置放大器和输入串联电容的协同作用来实现输入偏移的消除，无需额外的静态电流。具体而言，当动态前置放大器处于工作状态时，输入串联电容可以帮助补偿由于阈值电压不匹配和尺寸因子不匹配所导致的偏移。这样，即使在存在这些不匹配的情况下，比较器仍然能够保持较低的偏移电压。 #### 设计与实现 为了验证所提出的输入偏移消除技术的有效性，研究团队设计并实现了基于65纳米CMOS工艺的原型比较器。该比较器的面积仅为127 μm²。根据仿真结果，采用偏移消除技术后的比较器在1-σ条件下能够达到1.16 mV的偏移电压，而未采用此技术的比较器在同一条件下的偏移电压则高达8.91 mV。即使经过布局后的仿真，1-σ条件下的偏移电压也仅轻微增加到1.56 mV。此外，该比较器在1.2 V电源供电下，以500 MHz的工作频率运行时的功耗仅为135 μW。 #### 结论 本文介绍的低偏移动态比较器采用了一种创新的输入偏移消除技术，能够在不增加静态电流的情况下显著降低比较器的偏移电压。这种技术特别适用于高速、高分辨率的应用场景，有助于提高ADC的整体性能。未来的研究方向可能包括进一步减少偏移电压、降低功耗以及探索更先进的工艺技术以满足更高性能的要求。