H.264/AVC中CAVLC编码器的硬件设计与实现

摘  要： 设计了一种H.264标准的CAVLC编码器，对原有软件流程进行部分改进，提出了并行处理各编码子模块的算法结构。重点对非零系数级（level）编码模块进行优化，采用并行处理和流水线相结合的结构，减少了cavlc编码的时钟周期，提供了稳定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA进行实现验证，时钟频率可达158.1 MHz，可满足实时编码H.264高清视频要求。 　　H.264/AVC是ITU-T和ISO联合发布的国际视频压缩标准，比特压缩率分别是MPEG-4、H.263及MPEG-2的39%、49%及64%[2]，是一种高压缩比的新标准。基于内容的自适