CADENCE推出的通用验证组件集成了兼容性管理和多语言支持

Cadence设计系统公司日前推出了Universal Verification Components(UVCs)。它是可复用验证IP(VIP)的一个新产品，能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进技术相集成。UVC能降低质量和进度延迟的风险，以及对特殊协议专业技术的要求。这使得设计公司能将精力集中在自己的核心商业价值上－设计差异化。       全新的Cadence验证组件IP包括一个独特的可执行验证计划(vPlan)，用以驱动验证过程的管理并自动检验协议的兼容性。此外，UVC是业界唯一的对IEEE支持的所有标准语言提供支持的VIP， 包括用于测试环境的SystemVeri Cadence设计系统公司推出的Universal Verification Components (UVCs) 是一款创新的可复用验证IP产品，旨在解决集成电路设计中的验证挑战。UVCs通过集成兼容性管理和多语言支持，提高了验证效率，降低了设计风险，减少了对特定协议专业知识的需求。 UVCs的核心优势在于其独特的可执行验证计划(vPlan)，该计划驱动验证过程的自动化管理，同时能够自动检查协议的兼容性。这一特性确保了设计团队能够在验证阶段保持高效，避免因不兼容问题导致的时间延误和质量问题。通过减少对特殊协议专业技术的依赖，设计公司可以更加专注于他们的核心业务——设计具有差异化的创新产品。 Cadence的UVCs支持IEEE认可的所有标准语言，包括SystemVerilog、e用于测试环境，以及SystemC、VHDL和SystemVerilog用于设计。这种全面的语言支持使得设计团队能够灵活地选择最适合他们工作流程的工具和技术，促进了跨团队间的协作和一致性。 UVCs还涵盖了多个重要的通信协议，如ARM的AMBA AHB和AXI、PCI Express、以太网和USB等，这些协议在现代电子设备中广泛使用。每个UVC都预先验证以符合相应的协议规范，并基于Cadence的“即插即用”Plan-to-Closure方法学，这种方法学确保了高效的验证流程，从而缩短设计周期。 Cadence的这一举措得到了行业内的认可，例如Clearspeed公司的工程副总裁Russell David对此表达了高度满意，他提到Cadence的vPlan在合作过程中的表现和所提供的支持。 UVC的推出进一步扩展了Cadence的测试环境验证IP产品组合，为客户提供了一种高度集成的方法，简化了从模块到芯片再到系统级别的验证环境。通过强大的技术基础、设计方法学和自动化流程，UVC提供了多语言解决方案，无论设计师或验证工程师的经验水平如何，都能从中受益。 YOGITECH公司的CEO Silvano Motto也强调了基于vPlan的UVC对于提高客户生产力和验证过程可预测性的价值，特别是对于那些寻求协议兼容性和验证收敛的公司。 自发布以来，UVC已经在市场上得到应用，并计划在2006年第三季度进一步扩大其客户群体。这一创新的验证组件集合不仅提升了设计效率，还促进了整个行业的技术进步，是CADENCE在验证领域的一大里程碑。