EDA/PLD中的基于混合信号FPGA的智能型验证流程

为了因应市场对于较高性能、较小的系统尺寸及降低成本和电源的需求，系统设计者正将较高层级的混合信号功能整合在他们的系统单芯片(SoC)设计中。随着这些SoC设计上的混合信号组件数量增加了，基本的功能验证对于硅初期能否成功也愈来愈重要。FPGA在系统整合难题上加入了一个新特点，改善了系统整合面，如整体的系统成本、可靠性、可组态性、上市时间等。在核心上，此新范例-可编程系统单芯片(programmable system chip, PSC)整合FPGA电闸，内嵌快闪和模拟功能在单一的可程序化组件中，提供了具真正程序能力的理想低成本路径，而且系统设计者可以用来快速地设计和研发复杂的混合信号系统。 　 在当前的电子设计自动化（EDA）和可编程逻辑器件（PLD）领域，基于混合信号FPGA的智能型验证流程正扮演着越来越重要的角色。随着系统单芯片（SoC）设计的发展，为了满足高性能、小尺寸、低功耗以及成本效益的要求，系统设计者倾向于集成更高级别的混合信号功能。这导致了混合信号组件的数量在SoC设计中显著增加，进而使得功能验证在硅片初期阶段的成功变得至关重要。 FPGA，即现场可编程门阵列，以其灵活性和可配置性为系统整合带来了创新解决方案。通过整合FPGA逻辑门，内置闪存和模拟功能于一个可编程组件中，形成了可编程系统单芯片（PSC），这不仅降低了整体系统成本，提高了可靠性，还缩短了上市时间。PSC为复杂混合信号系统的快速设计和开发提供了一条理想的低成本途径。 关键在于，FPGA正成为现代SoC系统设计的首选工具，因为它允许无NRE成本的预先组装硅架构，解决了可能导致性能或设备可靠度问题的工艺变化。验证过程专注于设计的正确功能，而不是处理额外的复杂性，这得益于智能模型的使用，它们抽取出对整体系统行为影响不大的细节。 随着PSC引入的现场可编程性，系统设计得以进一步简化，组件数量减少，系统尺寸缩小，微控制器的整合减轻了主处理器的负载。然而，这种更高层次的集成带来了混合信号设计的复杂性挑战。设计工具需要智能化，能够处理接口、配置和初始化需求，连接不同组件，并在单一操作中进行验证，同时保持与传统工具流程的兼容性。 智能型验证流程是应对这一挑战的关键。工具需要具备足够的智能来配置和启动系统组件，将跨领域的复杂性简化，使工程师能够专注于FPGA设计。这涉及三个主要领域：组件模型、设计实例化和验证流程。 组件模型的创建需要平衡组件行为的详细程度与验证系统所需的时间。对于PLD架构中的模拟组件，需要在预封装特性与组件的行为准确性之间找到平衡。高层次的抽象中，模拟组件的行为以数字行为覆盖，保留决定系统设计目标所需的功能。在PSC流程中，模拟功能如信号完整性、模数转换性能和耦合效应等基于实际硅的特性进行建模。 设计实例化要求灵活的设计生成环境，允许设计师快速行动。工具应能支持最大可能的逻辑资源，以适应目标设备，并提供自定义配置，使设计者能够轻松地组合、配置和实例化设计中的组件。 验证流程则需要智能化以处理复杂的验证任务，确保所有组件协同工作。这涉及到验证环境的设置，确保模拟和数字组件的正确交互，以及在仿真过程中模拟组件的精确表现。 基于混合信号FPGA的智能型验证流程是现代SoC设计中的关键技术，它推动了系统集成的进步，降低了设计风险，同时也为应对混合信号设计复杂性提供了解决方案。随着工具和技术的不断演进，我们可以期待更高效、更优化的混合信号系统设计过程。