matlab集成c代码-GSoC-19-Proposal:GSoC19：周期精确的Verilog设计仿真集成@GNURadio

Matlab集成的c代码GSoC 2019：精确周期的Verilog设计仿真集成 胡宝云 1引言 在许多SDR系统中，硬件加速器是必需的，或者至少是理想的。 GNU Radio为设计实时SDR系统提供了一个开放和免费的平台。 该提案利用现有工具Verilator阐述了Verilog设计仿真集成的体系结构。 集成硬件仿真的2个原因 为了实现快速有效的实时SDR系统，通常使用硬件加速器。 这些加速器通常使用HDL（如Verilog）进行设计，并在可编程硬件设备FPGA上实现。 设计FPGA加速器的典型工作流程如图1所示。 st((Start)) --> op1[Determine the specification and algorithm of the system] op1 --> tag1(Software workflow part) tag1 --> op2[Proof the concept with software code Matlab/Python] op2 --> op3[Verify the software code with extensive test ca