一个面积优化的高速RS（255，239）译码器VLSI设计 (2008年)

基于改进的Euclid 算法，提出了一种仅含两个折叠计算单元的结构，并用三级流水线结构整体实现以提高吞吐率。将常规有限域乘法器转化到复合域中实现，降低了芯片的复杂性和关键路径延迟。以RS（255，2 39）为例，基于TSMC 0。 1 8 标准单元库的译码器电路规模约为20 614门，在相同纠错能力下，该结构相比较于传统的并行脉动阵列结构，其硬件复杂度可减少60%左右。