基于EPLD器件MAX7256ATC144-6简化任意波形发生器SDRAM控制器的设计资源-CSDN文库

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基于基于EPLD器件器件MAX7256ATC144-6简化任意波形发生器简化任意波形发生器

SDRAM控制器的设计控制器的设计

任意波形发生器在雷达、通信领域中发挥着重要作用，但目前任意波形发生器大多使用静态存储器。这使得在

任意波形发生器工作频率不断提高的情况下，波形的存储深度很难做得很大，从而不能地表达复杂信号。本文

介绍的基于动态存储器（SDRAM）的设计能有效解决这一问题，并详细讨论了一种简化SDRAM控制器的设计

方法。　　1 、任意波形发生器的总体方案　　工作频率、分辨率和存储长度是任意波形发生器关键的三个性能

参数。高的工作频率意味着高的输出信号频率和带宽，高的分辨率通常意味着高的信噪比，而存储长度决定了

信号的程度。下面介绍的方案是实际开发的一款任意波形发生器/卡（如图1所示），它的工作频率为300MHz，

分辨率

　　任意波形发生器在雷达、通信领域中发挥着重要作用，但目前任意波形发生器大多使用静态存储器。这使得在任意波形发

生器工作频率不断提高的情况下，波形的存储深度很难做得很大，从而不能地表达复杂信号。本文介绍的基于动态存储器

（SDRAM）的设计能有效解决这一问题，并详细讨论了一种简化SDRAM控制器的设计方法。

　　1 、任意波形发生器的总体方案

　　工作频率、分辨率和存储长度是任意波形发生器关键的三个性能参数。高的工作频率意味着高的输出信号频率和带宽，高

的分辨率通常意味着高的信噪比，而存储长度决定了信号的程度。下面介绍的方案是实际开发的一款任意波形发生器/卡（如

图1所示），它的工作频率为300MHz，分辨率为14位，存储长度为8M字，现已得到了广泛地应用。

　

　　该电路主要有两种工作状态：写数据状态和读数据状态。下面简单描述其工作过程。

　　写数据状态：CPU根据所要设计的波形计算波形数据，并转换成14位的无符号数；打开总线开关，屏蔽FIFO操作，在

SDRAM控制器的配合下，将波形数据通过接口电路交替写入SDRAM1和SDRAM2中，即SDRAM1中依次存放数据

0，2，4，6.。.；SDRAM2中依次存放数据1，3，5，7.。.（如表1所示）。

　

　　读数据状态：开启FIFO通道，关闭总线开关以断开SDRAM与CPU之间的数据连接；在SDRAM控制器的控制下，将

SDRAM1/2中的数据同时（并行）读出；经过FIFO的缓冲得到连续的数据流，再经32位向16位的并串转换，将数据速率提升

2倍后，供给DAC进行数-模转换，即可得到所编辑的信号。

　　图1中用两片SDRAM并行工作，是因单片SDRAM不可能提供300MSPS的数据流。实际使用的器件是K4S641632C-

TC60，工作时钟为166MHz。FIFO缓存SDRAM的输出数据，将突发数据流转换成连续数据流，使得在SDRAM处于刷新状态

时，仍能维持正常的数据输出。实际使用的器件是两片并行工作的IDT72V263L6PF，写入时钟为166MHz，读出时钟为

150MHz。并串转换的作用是提升数据的速率，在DAC器件内部完成，笔者采用具有良好动态性能的AD9755AST。CPU及控

制接口是一个基于PC的ISA设备，可改进为PCI设备；时钟电路用来产生166MHz和150MHz的同步时钟。下面重点研究

SDRAM控制器的设计，它是本系统的主要特色之一。

　　2 、SDRAM控制器的设计

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