利用 IDDR 简化亚稳态

在FPGA等同步逻辑数字器件中，所有器件的寄存器单元都需要预定义信号时序以使器件正确地捕获数据，进而产生可靠的输出信号。当另一器件将数据发送给FPGA时，FPGA的输入寄存器必须在时钟脉冲边沿前保证最短的建立时间和时钟脉冲边沿后的保持时间，从而确保正常完整地接收信号。