有限状态机的建模与优化设计* (2007年)

通常的Verilog HDL编码风格生成的电路速度慢、面积大、毛刺干扰严重．基于此特点提出一种优秀、高效的Verilog HDL描述方式来进行有限状态机设计，介绍了有限状态机的建模原则，并通过一个可综合的实例，验证了该方法设计的有限状态机在面积和功耗上的优势．