嵌入式系统/ARM技术中的Cortex-M3内核的异常处理机制及其新技术研究_嵌入式系统技术与应用资源-CSDN文库

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嵌入式系统嵌入式系统/ARM技术中的技术中的Cortex-M3内核的异常处理机制及其内核的异常处理机制及其

新技术研究新技术研究

CortexM3是ARM公司第一款基于ARMv7M的微控制器内核，在指令执行、异常控制、时钟管理、跟踪调试和存

储保护等方面相对于ARM7有很大的区别。尤其在异常处理机制方面有很大的改进，其异常响应只需要12个时钟

周期。NVIC（Nested Vectored Interrupt Controller,嵌套向量中断控制器）是CortexM3处理器的一个紧耦合部

件，可以配置1~240个带有256个优先级、8级抢占优先权的物理中断，为处理器提供出色的异常处理能力[1].同

时，抢占（preemption）、尾链（tailchaining）、迟到（latearriving）技术的使用，大大缩短了异

　　CortexM3是ARM公司第一款基于ARMv7M的微控制器内核，在指令执行、异常控制、时钟管理、跟踪调试和存储保护等

方面相对于ARM7有很大的区别。尤其在异常处理机制方面有很大的改进，其异常响应只需要12个时钟周期。NVIC（Nested

Vectored Interrupt Controller,嵌套向量中断控制器）是CortexM3处理器的一个紧耦合部件，可以配置1~240个带有256个优先

级、8级抢占优先权的物理中断，为处理器提供出色的异常处理能力[1].同时，抢占（preemption）、尾链（tailchaining）、

迟到（latearriving）技术的使用，大大缩短了异常事件的响应时间。

　　异常或者中断是处理器响应系统中突发事件的一种机制。当异常发生时，CortexM3通过硬件自动将编程计数器（PC）、

编程状态寄存器（xPSR）、链接寄存器（LR）和R0~R3、R12等寄存器压进堆栈。在Dbus（数据总线）保存处理器状态的

同时，处理器通过Ibus（指令总线）从一个可以重新定位的向量表中识别出异常向量，并获取ISR函数的地址，也就是保护现

场与取异常向量是并行处理的。一旦压栈和取指令完成，中断服务程序或故障处理程序就开始执行。执行完ISR,硬件进行出栈

操作，中断前的程序恢复正常执行。图1为CortexM3处理器的异常处理流程[2].

图1 CortexM3异常处理流程

　　1 CortexM3异常类型异常类型

　　同ARM7相比，CortexM3在异常的分类和优先级上有很大的差异，如表1所列。

表1 CortexM3异常类型及优先级

　　CortexM3将异常分为复位、不可屏蔽中断、硬故障、存储管理、总线故障和应用故障、SVcall、调试监视异常、

PendSV、SysTick以及外部中断等。CortexM3采用向量表来确定异常的入口地址。与大多数其他ARM内核不同，CortexM3

向量表中包含异常处理程序和ISR的地址，而不是指令。复位处理程序的初始堆栈指针和地址必须分别位于0x0和0x4.这些值

在随后的复位中被加载到适当的CPU寄存器中。向量表偏移控制寄存器将向量表定位在CODE（Flash）或SRAM中。复位

时，默认情况下为CODE模式，但可以重新定位。异常被接受后，处理器通过Ibus查表获取地址，执行异常处理程序。

　　在CortexM3的优先级分配中，较低的优先级值具有较高的优先级。NVIC将异常的优先级分成两部分：抢占优先级（pre-

emption priority）部分和子优先级（sub priority）部分，可以通过中断申请/复位控制寄存器来确定两个部分所占的比例。抢占

优先级和子优先级共同作用确定了异常的优先级。抢占优先级用于决定是否发生抢占，一个异常只有在抢占优先级高于另一个

异常的抢占优先级时才能发生抢占。当多个挂起异常具有相同的抢占优先级时，子优先级起作用[3].通过NVIC设置的优先级权

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