电源技术中的基于FPGA的高速可变周期脉冲发生器的设计

1 引 言 　　要求改变脉冲周期和输出脉冲个数的脉冲输出电路模块在许多工业领域都有运用。采用数字器件设计周期和输出个数可调节的脉冲发生模块是方便可行的。为了使之具有高速、灵活的优点，本文采用Atelra公司的可编程芯片FPGA设计了一款周期和输出个数可变的脉冲发生器。经过板级调试获得良好的运行效果。 　　2 总体设计思路 　　脉冲的周期由高电平持续时间与低电平持续时间共同构成，为了改变周期，采用两个计数器来分别控制高电平持续时间和低电平持续时间。计数器采用可并行加载初始值的N位减法计数器。设定：当要求的高电平时间以初始值加载到第一个减法器中后，减法器开始减计数，计数到零时自动停止， 在电源技术领域，基于FPGA（Field-Programmable Gate Array）的高速可变周期脉冲发生器设计是一项重要的技术应用。这样的发生器能够广泛应用于各种工业控制系统中，因为它们可以灵活地调整脉冲的周期和输出脉冲的数量，以满足不同场景的需求。 设计的核心思想是通过数字逻辑实现脉冲周期的动态调整。脉冲周期由高电平持续时间和低电平持续时间共同决定。因此，设计采用了两个独立的计数器来分别控制这两个时间段。计数器选择的是N位减法计数器，这种计数器允许并行加载初始值。当高电平时间的初始值加载到第一个计数器后，它开始减计数，直至减至零自动停止。与此同时，启动第二个计数器来记录低电平的持续时间，当第二个计数器同样减至零时，整个脉冲周期结束，形成一个完整的脉冲输出。 为了实现脉冲个数的可控，设计中还包含了一个数量控制计数器。该计数器在脉冲输出通道上，对输出的脉冲个数进行计数。当计数值达到预设值时，系统会发出一个done信号，表示脉冲输出完成。这样的设计确保了脉冲发生器可以根据实际需求输出特定数量的脉冲。 在具体实现中，高低电平计时器采用了预置数的减法计数器结构。当start信号启动计数器工作时，外部数据加载到计数器，随着计数器递减，输出脉冲信号会相应变化。当计数器减至零，会产生一个done信号，此信号可用于启动下一个计数器或重置当前计数器，从而实现连续脉冲的输出。 数量控制计数器的设计与高低电平计时器类似，但其计数时钟由脉冲输出信号驱动。当达到预设的脉冲个数时，会生成door信号，随后done信号会被触发，标志着一批脉冲输出任务的结束。 通过 QuartusⅡ4.1 开发平台进行时序仿真，验证了设计的正确性和可靠性。仿真结果显示，done信号在每个脉冲输出后都会准确地产生一个时钟周期的脉冲，表明系统能有效地控制脉冲的周期和数量。 基于FPGA的高速可变周期脉冲发生器设计是一种高效且灵活的方法，它可以精确地产生所需周期和数量的脉冲，适用于各种需要精密控制的工业应用场景。通过合理配置和优化，这种设计可以进一步提升系统的稳定性和效率，为电源技术领域的应用提供了强大支持。