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试题二 伪码同步电路
设计一个伪码同步电路,实现对输入数据的伪码同步。包括本地伪码生成电
路,伪码调制电路和伪码同步判决控制电路。题目包含基本要求和发挥部分。题
目不涉及实体硬件电路,所有功能的设计及仿真均在 EDA 开发环境中实现,竞
赛根据总体设计框图及说明、各个模块电路设计说明、时序说明、仿真结果、资
源报告、设计总结和程序源代码评定成绩。
一、 任务
设计一个伪码同步电路,能够完成对输入的伪码调制信号进行同步。同步根
据伪码的自相关特性,利用匹配滤波结构完成最终同步。
伪码同步电路的基本结构如图 1 所示。主要包括伪码生成模块和伪码同步两
个部分。伪码生成模块根据 m 序列的原理产生伪随机序列,伪码同步模块利用
匹配滤波器结构完成伪码同步与捕获,通过可靠的检测策略输出调制的信息。
图 1 伪码同步电路的基本结构框图
二、 要求
1. 器件采用 CycloneII EP2C35F672C6。
2. 基本要求
(1) 设计本地伪码发生器:
a) 伪码采用 m 序列,由移位寄存器的初始状态和反馈异或运算确定,实
现原理见说明(1)。
b) 该 m 序列的本原多项式为
,
伪码周期为 31 个码片长度。
复位状态下,移位寄存器的初始值设置为 00001。
c) 一个码片一个采样时钟,输出伪码序列。
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