实验二——算术逻辑单元（ALU）的设计与实现1
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2022-08-03
18:10:24
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实验二 算术逻辑单元（ALU）的设计与实现
一． 实验目的
1. 掌握全加器和行波进位加法器的结构；
2. 熟悉加减法运算及溢出的判断方法；
3. 掌握算术逻辑单元（ALU）的结构；
4. 熟练使用 SystemVerilog HDL 的行为建模和结构化建模方法对 ALU 进行
描述实现；
5. 为“单周期 MIPS 处理器的设计与实现”奠定基础。
二． 实验环境
1. 操作系统：Windows 10 或 Ubuntu 16.04
2. 开发环境：Xilinx Vivado 2018.2
3. 硬件平台：远程 FPGA 硬件云平台
三． 实验原理
1. 全加器
如图 2-1 所示，1 位全加器具有三个输入（A, B, C
in
）和两个输出（S, C
out
）。
输入 A 和 B 各表示 1 位二进制数，两者相加，求和的结果通过 S 输出，进位通
过 C
out
输出。此外，进位输入 C
in
和进位输出 C
out
在采用全加器构造多位加法器的
时候会被使用。一个全加器的真值表如表 2-1 所示。
图 2-1 全加器
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