A12_类SRAM接口说明1
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2022-08-03
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1 类 SRAM 接口说明
大赛要求 myCPU 封装为 AXI 接口，具体实现有以下两种方法：
(1) 自定义内部取指、访存与 AXI 接口的交互信号，然后封装为 AXI 接口。
(2) 自定义内部取指、访存与其他接口的交互辛哈，再使用转换桥转换为 AXI 接口。比如内部实现为类
SRAM 接口，使用官方提供的类 SRAM 转 AXI 的桥来转接。
我们推荐方法一，这样可以自己对接口进行设计，以提升访存性能。大赛提供的类 SRAM 转 AXI 的桥代码参
考本目录下的 cpu_axi_interface.v，效率偏低，且不支持 burst 传输。
在 SoC_SRAM_Lite 中，myCPU 接口是 SRAM 接口，数据访问都是单周期返回的。接口简单，却也限制了
myCPU 的频率。myCPU 频率不能超过 RAM 的读写频率。
实际 CPU 频率是普遍高与存储器读写频率的，所以很多时候访问都是需要多个 CPU 周期才能返回的。为此为
SRAM 接口增加地址传输握手信号 addr_ok 和数据传输握手信号 data_ok，这样就可以实现任意周期返回数据了，
称为类 SRAM 接口。下表展示了类 SRAM 的接口信号，与 2017 年大赛提供的类 SRAM 接口定义稍有不同。
表 1-1 类 SRAM 接口信号
信号
位宽
方向
功能
clk
1
input
时钟
req
1
master—>slave
请求信号，为 1 时有读写请求，为 0 时无读写请求
wr
1
master—>slave
该次请求是写
size
[1:0]
master—>slave
该次请求传输的字节数，0: 1byte；1: 2bytes；2: 4bytes。
addr
[31:0]
master—>slave
该次请求的地址
wdata
[31:0]
master—>slave
该次请求的写数据
addr_ok
1
slave—>master
该次请求的地址传输 OK，读：地址被接收；写：地址和数据被接
收
data_ok
1
slave—>master
该次请求的数据传输 OK，读：数据返回；写：数据写入完成。
rdata
[31:0]
slave—>master
该次请求返回的读数据。
需要注意，不同于 SRAM 接口，类 SRAM 的地址信号(addr)是字节寻址的，其指向读写数据的
最低有效位。因而 addr 和 size 信号需配合使用，不支持 3 字节读写，有且只有以下类型组合。
1. addr[1:0]=2’b00 时，可能的组合：
size=2’b00, size=2’b01, size=4’b10,
2. addr[1:0]=2’b01 时，可能的组合：
size=2’b00
3. addr[1:0]=2’b10 时，可能的组合：
size=2’b00, size=2’b01
4. addr[1:0]=2’b11 时，可能的组合：
size=2’b00
wdata 和 rdata 有效数据字节也与 size 与 addr[1:0]信号对应，小尾端下，配合如下：
田仲政
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