实验测试方法1

实验测试方法1主要针对RISC-V架构，涵盖了代码编写、Verilator仿真、Vivado仿真以及硬件上板测试等多个环节。以下是对这些知识点的详细解释： 1. **代码仓库和SystemVerilog代码编写**： - 在进行实验时，首先需要从指定的代码仓库克隆项目。SystemVerilog是一种高级的硬件描述语言，常用于设计和验证数字系统，包括处理器如RISC-V。 - 每个`.sv`文件应遵循一定的规范：一个文件对应一个模块，模块名与文件名一致，通常使用全小写字母。 - 为了防止重复包含，文件头应使用`ifndef __NAME_SV`来保护，确保每个文件在编译时只会被包含一次。 - 对于Verilator仿真，需要在`ifdef VERILATOR`区域中，以`vsrc/`为根的相对路径`include`源文件。而在Vivado中，只需要不带路径地`include`对应的`.svh`头文件。 2. **Verilator仿真**： - Verilator是一款开源的Verilog和SystemVerilog仿真器，它将硬件描述转化为C++代码，使得可以使用软件调试工具进行快速仿真。这在硬件设计的早期验证阶段非常有用。 - 运行`make test-lab1`等命令进行测试，如果看到"Hit Good Trap"的输出，表示测试通过。这表明你的设计在逻辑层面基本正确。 3. **Vivado仿真**： - Vivado是Xilinx公司的一款集成开发环境，支持FPGA和ASIC设计。在Verilator通过测试后，可以进行Vivado仿真，这更接近实际硬件行为。 - 在Vivado环境中，需要添加源文件到项目，运行仿真。可以通过点击三角形图标开始仿真，以检查设计在硬件级别的正确性。 4. **Vivado上板测试**： - 在Vivado中生成比特流（bitstream）后，需要将其编程到实验板的FPGA中。确保在Verilator仿真成功后再进行此步骤，以减少因设计错误导致的硬件问题。 - 使用SecureCRT或其他串口软件设置波特率为9600，连接到实验板。按下实验板的prog按钮，可以在串口软件中查看输出，成功的话将显示"Hello World!"。 5. **后续实验的串口输出观察**： - 在后续的实验中，由于RISC-V处理器通常通过串口与外界通信，因此观察串口输出成为了验证设计功能的关键。所有测试结果都将通过串口呈现，需根据实验要求调整波特率和设置。 以上就是实验测试方法1涉及的各个知识点，从代码编写到硬件验证，每个步骤都至关重要，确保RISC-V处理器的设计能够按照预期工作。