（练习实验 3）数据存储器（用时钟）设计实验1
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2022-08-03
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数据存储器设计实验
（练习实验三）
设计一个数据存储器，其存储单元为 8 位二进制数长度，由时钟边沿触发写。
1、项目名：RAM
2、代码文件内容，如下：
module RAM(
input clk,
input [31:0] address,
input [31:0] writeData, // [31:24], [23:16], [15:8], [7:0]
input nRD, // 为 0，正常读；为 1,输出高组态
input nWR, // 为 0，写；为 1，无操作
output [31:0] Dataout
);
reg [7:0] ram [0:60]; //存储器
// 读
assign Dataout[7:0] = (nRD==0)?ram[address + 3]:8'bz; // z 为高阻态
assign Dataout[15:8] = (nRD==0)?ram[address + 2]:8'bz;
assign Dataout[23:16] = (nRD==0)?ram[address + 1]:8'bz;
assign Dataout[31:24] = (nRD==0)?ram[address ]:8'bz;
// 写
always@( negedge clk ) begin
if( nWR==0 ) begin
ram[address] <= writeData[31:24];
ram[address+1] <= writeData[23:16];
ram[address+2] <= writeData[15:8];
ram[address+3] <= writeData[7:0];
end
end
endmodule
3、测试文件内容，如下：
module RAM_sim;
// input
reg clk;
reg [31:0] address;
reg [31:0] writeData;
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