实验简介1
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2022-08-08
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《计算机组成原理实验》指导手册
实验简介
1. 实验目标
计算机组成原理实验配合理论课教学，使学生加深理解计算机系统的基本组
成结构与工作原理；熟练掌握运用电子设计自动化（EDA）工具、硬件描述语言
（Verilog HDL）和可编程逻辑器件（FPGA）设计实现计算机硬件系统的技术和
方法；提高学生实践动手能力，以及分析问题和解决问题的能力。
学生从简单的基本部件（ALU 和寄存器堆）及其应用设计开始，到逐渐复杂
的单周期 CPU、多周期 CPU 和流水线 CPU 设计，在此基础上再辅以总线与外设
接口的设计，最终设计并实现一个真实的（非虚拟或仿真的）虽简单但较为完整
的计算机硬件系统。
2. 实验环境和工具
本实验采用与数字电路实验相同的实验环境与工具：Vivado 2016.2、Verilog
HDL、Nexsy4-DDR 实验板，详细使用说明参见“数字电路实验指导书”。
3. 实验时间和地点
返校前：4 月 22 日开始，周三或周四晚 7:30 ~ 9:30，网上课堂；
返校后：周三或周四晚 6:30~9:30，电三楼 406、410。
4. 实验课程资源
课程网站：校教务处网络教学平台（https://www.bb.ustc.edu.cn/），课程号：
011145.EX.2020SP: 计算机组成原理。
QQ 讨论群：2019-2020 数字电路-组成原理，293012009。
5. 实验内容及安排
实验一 运算器与排序 （1 周）
实验二 寄存器堆与队列 （1 周）
实验三 单周期 CPU （1 周）
实验四 多周期 CPU （2 周）
实验五 流水线 CPU （3 周）
实验六 综合设计 （2 周）
6. 实验成绩评定
本实验共有六个实验，实验总成绩是六次实验成绩的加权求和。实验四和实
验五的权重分别为 1.1 和 1.2，其他为 1。每个实验独立评分，满分 100 分，其中
实验检查占 80%（包括仿真检查 60%和下载检查 20%），实验报告占 20%。
实验检查时根据实验内容完成情况评分，通过检查演示的实验仿真结果和实
验下载后交互运行结果，以及回答问题（例如设计思路、解释代码）情况来评定
成绩。实验报告内容包括但不限于：逻辑设计（数据通路和状态图）、核心代码、
仿真/下载结果、结果分析、实验总结、意见/建议等。
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