- 1 -
目录
一、 实验内容 ...................................................................................................................................... - 2 -
二、 实验原理 ...................................................................................................................................... - 2 -
1.设计概述 ........................................................................................................................................... - 2 -
1.1 输入输出特性表 ................................................................................................................ - 2 -
1.2 设计外部端口 .............................................................................................................................. - 2 -
2.设计内部实现逻辑 ........................................................................................................................ - 2 -
2.1 信号产生器“singal_generator.vhd” .................................................................. - 3 -
2.2 显示正确的小时、分钟、秒数的值“timer.vhd”.............................................. - 3 -
2.3 顶层文件“clock.bdf” ................................................................................................ - 3 -
3.设计描述 ........................................................................................................................................... - 4 -
三、 实验步骤 ...................................................................................................................................... - 4 -
1.设计信号产生器“singal_generator.vhd”的端口、内部 VHDL 逻辑程序 ............ - 4 -
2.设计显示小时、分钟、秒数的值“timer.vhd”的端口、内部 VHDL 逻辑程序 ..... - 5 -
3.使用图形化方法设计原理图 ...................................................................................................... - 7 -
4.观察 FPGA 电路板，将输入输出端口进行引脚绑定 .......................................................... - 7 -
5.电路连接示意图 ............................................................................................................................. - 8 -
6.实验结果 ........................................................................................................................................... - 9 -
四、 实验原理图和 vhdl 程序 ...................................................................................................... - 11 -
1.整体原理图（“clock.bdf”） ............................................................................................. - 11 -
2.元部件 1（“singal_generator.vhd”）.......................................................................... - 11 -
3.元部件 2（“timer.vhd”） ................................................................................................... - 12 -
五、 实验总结 .................................................................................................................................... - 17 -
1.实验遇到的问题 ........................................................................................................................... - 17 -
2.实验感悟 ......................................................................................................................................... - 17 -
评论0