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RM0433_STM32H7x3和STM32H750单片机参考手册1
试读
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更新于2022-08-03
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STM32H7x3和STM32H750系列是意法半导体(STMicroelectronics)推出的基于ARM Cortex-M7内核的高性能32位微控制器,适用于各种嵌入式应用。这些微控制器提供了不同内存大小、封装和外设选项,以满足不同项目的需求。在开发基于这些芯片的应用时,参考手册RM0433是重要的参考资料。
该手册面向应用开发者,详细介绍了如何使用STM32H742xx、STM32H743/753xx和STM32H750xB微控制器的内存和外围设备。开发者可以从中获取关于这些微控制器的完整信息,包括硬件接口、外设功能、中断系统、电源管理等方面的内容。
手册中的"文档约定"部分为读者提供了理解和解读手册的指导,包括通用信息、寄存器缩写列表、术语表和外设可用性。例如,它解释了如何识别和理解寄存器名称,以及哪些外设在不同产品线中是可用的。
"内存和总线架构"章节深入介绍了STM32H7系列的系统设计。它涵盖了总线矩阵、存储器类型如Tightly-Coupled Memory(TCM)总线,以及不同的总线域,如AHB、APB等。这部分内容对于理解和优化微控制器的性能至关重要,因为总线架构决定了数据传输的速度和效率。
STM32H742、STM32H743/753和STM32H750微控制器集成了Cortex-M7浮点单元(FPU)核心,提供了强大的计算能力,适合处理复杂的数学运算。为了更深入地了解Cortex-M7内核,手册引用了ARM的技术参考手册和编程手册,这些文档可在ARM的官方网站上找到。
此外,手册还会涵盖外设的详细信息,如GPIO、定时器、串口、ADC、DAC、DMA、USB、CAN、以太网等,以及它们的配置和使用方法。开发者可以通过这些信息来实现特定功能,并根据需求选择合适的外设组合。
STM32H7系列还支持多种安全特性,如加密引擎、安全存储区域和安全启动功能,以确保系统的安全性。手册的相应章节将介绍如何利用这些特性来构建安全的嵌入式系统。
STM32H7x3和STM32H750参考手册RM0433是开发者全面了解并有效利用这些微控制器的关键资源。通过阅读和理解手册内容,开发者可以充分发挥STM32H7系列的潜能,创建高效、可靠且安全的嵌入式解决方案。
February 2020 RM0433 Rev 7 1/3319
1
RM0433
Reference manual
STM32H742, STM32H743/753 and STM32H750 Value line
advanced Arm
®
-based 32-bit MCUs
Introduction
This reference manual targets application developers. It provides complete information on
how to use the STM32H742xx, STM32H743/53xx and STM32H750xB microcontroller
memory and peripherals.
The STM32H742, STM32H743/753 and STM32H750 are lines of microcontrollers with
different memory sizes, packages and peripherals.
For ordering information, mechanical, and electrical device characteristics refer to the
corresponding datasheets.
For information on the Arm
®
Cortex
®
-M7 with FPU core, refer to the corresponding Arm
Technical Reference Manuals.
Related documents
• Arm
®
Cortex
®
-M7 Technical Reference Manual, available from www.arm.com.
• Cortex
®
-M7 programming manual (PM0253).
• STM32H742xx, STM32H743xx and STM32H753xx datasheets
• STM32H750xB datasheet
www.st.com
Contents RM0433
2/3319 RM0433 Rev 7
Contents
1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
1.5 Availability of security features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
2.1.1 Bus matrices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
2.1.2 TCM buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
2.1.3 Bus-to-bus bridges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
2.1.4 Inter-domain buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
2.1.5 CPU buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
2.1.6 Bus master peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
2.1.7 Clocks to functional blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
2.2 AXI interconnect matrix (AXIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
2.2.1 AXI introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
2.2.2 AXI interconnect main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
2.2.3 AXI interconnect functional description . . . . . . . . . . . . . . . . . . . . . . . . 109
2.2.4 AXI interconnect registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
2.2.5 AXI interconnect register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
2.3 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
2.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
2.3.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . 129
2.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
2.5 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
2.6 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
3 RAM ECC monitoring (RAMECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
3.2 RAMECC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
3.3 RAMECC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
RM0433 Rev 7 3/3319
RM0433 Contents
69
3.3.1 RAMECC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
3.3.2 RAMECC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
3.3.3 RAMECC monitor mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
3.4 RAMECC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
3.4.1 RAMECC interrupt enable register (RAMECC_IER) . . . . . . . . . . . . . . 142
3.4.2 RAMECC monitor x configuration register (RAMECC_MxCR) . . . . . . 143
3.4.3 RAMECC monitor x status register (RAMECC_MxSR) . . . . . . . . . . . . 143
3.4.4 RAMECC monitor x failing address register (RAMECC_MxFAR) . . . . 144
3.4.5 RAMECC monitor x failing data low register (RAMECC_MxFDRL) . . 144
3.4.6 RAMECC monitor x failing data high register (RAMECC_MxFDRH) . 145
3.4.7 RAMECC monitor x failing ECC error code register
RAMECC_MxFECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
3.4.8 RAMECC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
4 Embedded Flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
4.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
4.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
4.3.1 FLASH block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
4.3.2 FLASH internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
4.3.3 FLASH architecture and integration in the system . . . . . . . . . . . . . . . 149
4.3.4 Flash memory architecture and usage . . . . . . . . . . . . . . . . . . . . . . . . 151
4.3.5 FLASH system performance enhancements . . . . . . . . . . . . . . . . . . . . 155
4.3.6 FLASH data protection schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
4.3.7 Overview of FLASH operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
4.3.8 FLASH read operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
4.3.9 FLASH program operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
4.3.10 FLASH erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
4.3.11 FLASH parallel operations (STM32H742/743/753 devices only) . . . . 167
4.3.12 Flash memory error protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
4.3.13 Flash bank and register swapping (STM32H742/743/753 devices only) . .
169
4.3.14 FLASH reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
4.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
4.4.1 About option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
4.4.2 Option byte loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
4.4.3 Option byte modification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Contents RM0433
4/3319 RM0433 Rev 7
4.4.4 Option bytes overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
4.4.5 Description of user and system option bytes . . . . . . . . . . . . . . . . . . . . 178
4.4.6 Description of data protection option bytes . . . . . . . . . . . . . . . . . . . . . 179
4.4.7 Description of boot address option bytes . . . . . . . . . . . . . . . . . . . . . . . 180
4.5 FLASH protection mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
4.5.1 FLASH configuration protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
4.5.2 Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
4.5.3 Readout protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
4.5.4 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 188
4.5.5 Secure access mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
4.6 FLASH low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
4.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
4.6.2 Managing the FLASH domain switching to DStop or DStandby . . . . . 191
4.7 FLASH error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
4.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
4.7.2 Write protection error (WRPERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
4.7.3 Programming sequence error (PGSERR) . . . . . . . . . . . . . . . . . . . . . . 193
4.7.4 Strobe error (STRBERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
4.7.5 Inconsistency error (INCERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
4.7.6 Operation error (OPERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
4.7.7 Error correction code error (SNECCERR/DBECCERR) . . . . . . . . . . . 195
4.7.8 Read protection error (RDPERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
4.7.9 Read secure error (RDSERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
4.7.10 CRC read error (CRCRDERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
4.7.11 Option byte change error (OPTCHANGEERR) . . . . . . . . . . . . . . . . . . 197
4.7.12 Miscellaneous HardFault errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
4.8 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
4.9 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
4.9.1 FLASH access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . 200
4.9.2 FLASH key register for bank 1 (FLASH_KEYR1) . . . . . . . . . . . . . . . . 200
4.9.3 FLASH option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . 201
4.9.4 FLASH control register for bank 1 (FLASH_CR1) . . . . . . . . . . . . . . . . 201
4.9.5 FLASH status register for bank 1 (FLASH_SR1) . . . . . . . . . . . . . . . . . 206
4.9.6 FLASH clear control register for bank 1 (FLASH_CCR1) . . . . . . . . . . 209
4.9.7 FLASH option control register (FLASH_OPTCR) . . . . . . . . . . . . . . . . 210
4.9.8 FLASH option status register (FLASH_OPTSR_CUR) . . . . . . . . . . . . 211
RM0433 Rev 7 5/3319
RM0433 Contents
69
4.9.9 FLASH option status register (FLASH_OPTSR_PRG) . . . . . . . . . . . . 214
4.9.10 FLASH option clear control register (FLASH_OPTCCR) . . . . . . . . . . . 216
4.9.11 FLASH protection address for bank 1 (FLASH_PRAR_CUR1) . . . . . . 216
4.9.12 FLASH protection address for bank 1 (FLASH_PRAR_PRG1) . . . . . . 217
4.9.13 FLASH secure address for bank 1 (FLASH_SCAR_CUR1) . . . . . . . . 218
4.9.14 FLASH secure address for bank 1 (FLASH_SCAR_PRG1) . . . . . . . . 218
4.9.15 FLASH write sector protection for bank 1
(FLASH_WPSN_CUR1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
4.9.16 FLASH write sector protection for bank 1
(FLASH_WPSN_PRG1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
4.9.17 FLASH register boot address FLASH_BOOT_CURR) . . . . . . . . . . . . 220
4.9.18 FLASH register boot address FLASH_BOOT_PRGR) . . . . . . . . . . . . 220
4.9.19 FLASH CRC control register for bank 1 (FLASH_CRCCR1) . . . . . . . . 221
4.9.20 FLASH CRC start address register for bank 1
(FLASH_CRCSADD1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
4.9.21 FLASH CRC end address register for bank 1
(FLASH_CRCEADD1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
4.9.22 FLASH CRC data register (FLASH_CRCDATAR) . . . . . . . . . . . . . . . . 223
4.9.23 FLASH ECC fail address for bank 1 (FLASH_ECC_FA1R) . . . . . . . . . 224
4.9.24 FLASH key register for bank 2 (FLASH_KEYR2) . . . . . . . . . . . . . . . . 224
4.9.25 FLASH control register for bank 2 (FLASH_CR2) . . . . . . . . . . . . . . . . 225
4.9.26 FLASH status register for bank 2 (FLASH_SR2) . . . . . . . . . . . . . . . . . 229
4.9.27 FLASH clear control register for bank 2 (FLASH_CCR2) . . . . . . . . . . 232
4.9.28 FLASH protection address for bank 2 (FLASH_PRAR_CUR2) . . . . . . 233
4.9.29 FLASH protection address for bank 2 (FLASH_PRAR_PRG2) . . . . . . 233
4.9.30 FLASH secure address for bank 2 (FLASH_SCAR_CUR2) . . . . . . . . 234
4.9.31 FLASH secure address for bank 2 (FLASH_SCAR_PRG2) . . . . . . . . 235
4.9.32 FLASH write sector protection for bank 2
(FLASH_WPSN_CUR2R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
4.9.33 FLASH write sector protection for bank 2
(FLASH_WPSN_PRG2R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
4.9.34 FLASH CRC control register for bank 2 (FLASH_CRCCR2) . . . . . . . . 237
4.9.35 FLASH CRC start address register for bank 2
(FLASH_CRCSADD2R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
4.9.36 FLASH CRC end address register for bank 2
(FLASH_CRCEADD2R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
4.9.37 FLASH ECC fail address for bank 2 (FLASH_ECC_FA2R) . . . . . . . . . 239
4.9.38 FLASH register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . 240
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