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数字逻辑与数字系统课设1
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摘要ii第 1 章 绪论 11.1 16 位模型计算机简介 11.2 设计主要内容 11.2.1 设计指标 11.2.2 设计思路 1第 2 章 系统设计 32
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课程设计报告
课程名称:数字逻辑与数字系统课程设计
设计题目:基于 FPGA 的 16 位模型计算机设计与仿真
指导教师:李晶皎
学生姓名:*** 学号: ********
班 级:*******
专 业:计算机科学与技术
设计日期:2020 年 6 月 29 日~2020 年 7 月 24
东北大学课程设计报告 任务书
I
课程设计任务书
课程设计题目:基于 FPGA 的 16 位模型计算机设计与仿真
一、设计目的
1.掌握 16 位模型计算机的工作原理。
2.在 QUARTUS II 环境下,熟练使用 VHDL 语言完成功能模块和系统编程。
3.在 ModelSim 环境下,熟练使用 VHDL 语言完成功能模块和系统的仿真。
二、设计任务和要求
用所学数字逻辑和数字系统的知识,用 VHDL语言设计“16位模型计算机”。
因疫情原因,用 ModelSim 实现功能模块仿真和系统仿真。
第一阶段完成选题,规划系统功能;
第二阶段完成功能模块设计和仿真,阶段验收;
第三阶段完成系统设计和仿真,系统验收;
第四阶段书写课程设计报告。
东北大学课程设计报告 摘要
II
摘要
本设计将自顶向下地对 16 位模型计算机进行设计,完成系统设计、功能模块和仿
真、系统顶层设计与仿真,加深了对“数字逻辑与数字系统”知识的理解,强化了理论
知识,掌握了的实践和应用。
在 Quartus Ⅱ环境下,采用 VHDL 语言构建算术逻辑运算单元、累加器、控制器、
地址寄存器、程序计数器、数据寄存器、存储器、节拍发生器、时钟信号源、指令寄存
器、指令译码器和数码管显示器等功能模块,以及模型计算机系统。在 ModelSim 仿真
环境下,完成功能模块,以及模型系统仿真。
功能模块主要有:CTRL 控制器、ALU 算术逻辑单元、IR 指令寄存器、ACC 累加
器、PC 程序计数器、MAR 地址寄存器、DR 数据寄存器、CLK_SOURCE 时钟信号源、
COUNTER 节拍发生器和 RAM 存储器等。
本系统的设计在满足基本要求的前提下,进行了进一步的功能扩充。为保证运行更
多有意义的,对指令集做到了尽可能的丰富,例如:指令集包含算术指令、逻辑指令、
存取操作指令、停机指令等共计 5 条。系统的输入是根据 tb 文件中的指令进行,系统输
出在 ModelSIM 的仿真波形图中展示。
关键词:Quartus Ⅱ, 8 位模型机, ModelSIM, VHDL 语言
东北大学课程设计报告 目录
III
目录
课程设计任务书 ................................................................................................................. i
摘要 .................................................................................................................................... ii
第 1 章 绪论 ...................................................................................................................... 1
1.1 16 位模型计算机简介 ......................................................................................... 1
1.2 设计主要内容 ...................................................................................................... 1
1.2.1 设计指标 .................................................................................................. 1
1.2.2 设计思路 .................................................................................................. 1
第 2 章 系统设计 .............................................................................................................. 3
2.1 模型计算机原理 ................................................................................................. 3
2.2 模型计算机组成 ................................................................................................. 3
2.2 模型计算机的指令系统设计 .............................................................................. 4
第 3 章 功能模块设计与仿真 .......................................................................................... 6
3.1 节拍发生器 .......................................................................................................... 6
3.1.1 节拍发生器的 VHDL 设计 ...................................................................... 6
3.1.2 节拍发生器仿真 ....................................................................................... 8
3.2 程序计数器 PC .................................................................................................... 9
3.2.1 程序计数器 PC 的 VHDL 设计 ............................................................... 9
3.2.2 程序计数器的仿真 ................................................................................. 11
3.3 地址寄存器 MAR .............................................................................................. 12
3.3.1 地址寄存器 MAR 的 VHDL 设计 ......................................................... 13
3.3.2 地址寄存器的仿真 ................................................................................. 14
3.4 存储器 RAM ..................................................................................................... 15
3.4.1 存储器 RAM 的 VHDL 设计 ................................................................. 15
3.4.2 存储器 RAM 的仿真 .............................................................................. 17
3.5 指令寄存器 IR 和指令译码器 .......................................................................... 18
3.5.1 指令寄存器 IR 和指令译码器的 VHDL 设计 ...................................... 18
3.5.2 指令寄存器 IR 和指令译码器的仿真 ................................................... 20
3.6 数据寄存器 DR ................................................................................................. 21
东北大学课程设计报告 目录
III
3.6.1 数据寄存器 DR 的 VHDL 设计 ............................................................ 21
3.6.2 数据寄存器 DR 的仿真 ......................................................................... 22
3.7 控制器 CTRL ..................................................................................................... 24
3.7.1 控制器的 VHDL 设计 ............................................................................ 24
3.7.2 控制器 CTRL 的仿真 ............................................................................. 26
3.8 时钟信号源 CLK_SOURCE ............................................................................. 29
3.8.1 时钟信号源 CLK_SOURCE 的 VHDL 设计 ........................................ 29
3.8.2 时钟信号源 CLK_SOURCE 的仿真 ..................................................... 30
3.9 算术逻辑单元 ALU ........................................................................................... 31
3.9.1 算术逻辑单元 ALU 的 VHDL 设计 ...................................................... 31
3.9.2 算术逻辑单元 ALU 的仿真 ................................................................... 34
3.10 累加器 ACC ..................................................................................................... 35
3.10.1 累加器 ACC 的 VHDL 设计................................................................ 35
3.10.2 累加器 ACC 的仿真 ............................................................................. 36
第 4 章 系统 VHDL 设计与仿真 ................................................................................... 39
4.1 顶层模块设计 ................................................................................................... 39
4.2 顶层模块仿真 ................................................................................................... 42
第 5 章 结论 .................................................................................................................... 47
参考文献 .......................................................................................................................... 48
心得体会 .......................................................................................................................... 49
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稚气筱筱
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