没有合适的资源?快使用搜索试试~ 我知道了~
资源详情
资源评论
资源推荐
文件说明
上图为文件夹总览,共三个文件夹:sim_altera、sim_xilinx 和 src
➢ sim_altera 文件夹包含 prj 和 script 两个子文件夹,prj 子文件夹中是 QuarutsII 的工程文件,script 子文件夹中是 Modelsim 的仿真平台脚本
➢ sim_xilinx 文件夹包含 prj 和 scripts 两个子文件夹,prj 子文件夹中是 ISE 的工程文件,scripts 文件夹中是仿真 Modelsim 的仿真平台脚本
➢ src 文件夹,根目录包含源代码 LTE_FFT.v、preproc.v、postproc.v 和 lte_fft_inc.v;core 子文件夹中包含 altera 和 xilinx FFT IP core 的源码;testbench 子
文件夹中包含仿真 testbench 源码
系统结构
LTE_FFT 的 FPGA 实现结构如下图所示,数据流走向: preproc FFT/IFFT postproc
preproc 模块用于在 FFT 模式下,去除 CP,将有用数据缓存在乒乓 RAM 中,引入乒乓 RAM 结构是为了在写入数据的同时能读取数据;而在 IFFT 模式
下,数据不做缓存直接引入 IFFT 中。
postproc 模块用于在 IFFT 模式下,先将有用数据缓存在乒乓 RAM 中,然后读取并插入 CP 数据;而在 FFT 模式下,数据不做缓存直接输出。
preproc
Ping RAM
Pang RAM
FFT/IFFT
IP Core
MUX
Pass Through
IFFT
FFT
postproc
Ping RAM
Pang RAM
+ CP
MUX
Pass Through
FFT
IFFT
- CP
ALTERA 方案
1. FFT IP CORE 信息:
Name
altera_fft_ii
Version
15.1
Author
Altera Corporation
Description
Altera Fast Fourier Transform II
Group
DSP/Transforms
User Guide
https://documentation.altera.com/#/link/hco1419012539637/hco1419012438961
User Guide
https://documentation.altera.com/#/link/hco1419012539637/hco1419012438961
Release Notes
https://documentation.altera.com/#/link/hco1421698042087/hco1421697815758
Transform
Length
The transform length or the maximum transform length if variable streaming data
flow.
Direction
The direction of the transform. Bi-directional will allow run time control of the
transform direction.
I/O
Data Flow
Data flow architectures trade-off throughput and features against resource
requirements:
Variable Streaming architecture provides continuous processing of transforms and run
time control of the transform length
Streaming architecture provides continuous processing of transforms
Buffered Burst architecture requires fewer memory resource than the streaming
architecture at the expense of lower average throughput
Burst architecture requires the fewest memory resources at the expense of the lowest
average throughput
Input Order
The order of the input data
Output Order
The order of the output data
Data and Twiddle
Representation
Number representation of data and twiddle factors
Data Input Width
Data input width
Twiddle Width
Twiddle width
Data Output Width
Data output width
Latency Estimates
Calculation Latency
Number of cycles the FFT takes to perform the Calculation
Throughput Latency
Number of cycles from data in to data out
Calculation Latency
Number of cycles the FFT takes to perform the Calculation
2. 各配置资源评估
下表中结果是基于 Cyclone V 5CEBA4F17A7 平台(标红表示与 CFG 1#区别),在 QuartusII Prime 15.1 环境下编译得到,FFT 长度 2048 点
I/O
Data & Twiddle
Latency
FPGA Resource & Performance
CF
G
Data Flow
Input Order
Output Order
Representation
Data
Width
Twiddle
Width
Calculation
Latency
Throughput
Latency
ALM
10Kb
DSP
18X18
M10K
Fmax
1
Variable
Streaming
Natural
Natural
Fixed Point
16
18
2048
4096
2670
10
27
181.06MHz
2
Variable
Streaming
Natural
Bit Reverse
Fixed Point
16
18
2048
2048↓
2651↓
10
20↓
184.77MHz
3
Variable
Streaming
Natural
Bit Reverse
Fixed Point
16
16
2048
2048↓
2620↓
10
20
180.7MHz
4
Variable
Streaming
Natural
Digit Reverse
Single Floating
Point
16
18
2048
4096
16138↑
24↑
167↑
165.29MHz
5
Streaming
Natural
Natural
Block Floating
Point
16
18
2048
2048↓
2903↑
12↑
39↑
199.16MHz
6
Burst Single
Output
Natural
Natural
Block Floating
Point
16
18
6765↑
2668↓
844↓
2↓
9↓
193.27MHz
注:资源方面,CFG 6 方案最少,但是采用的是 Block Floating Point 处理,剩余的 CFG 1、CFG 2 都相差无几;CFG 1 相比 CFG2 多 7 个 M10K 块,区别
是输出数据顺序,在外部实现数据顺序翻转也需要消耗近 7 个 M10K 块,因此最终选择 CFG 1 方案。
剩余26页未读,继续阅读
黄浦江畔的夏先生
- 粉丝: 13
- 资源: 299
上传资源 快速赚钱
- 我的内容管理 展开
- 我的资源 快来上传第一个资源
- 我的收益 登录查看自己的收益
- 我的积分 登录查看自己的积分
- 我的C币 登录后查看C币余额
- 我的收藏
- 我的下载
- 下载帮助
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功
评论0