没有合适的资源?快使用搜索试试~ 我知道了~
电子钟-CS1806-U201814788-刘美1
需积分: 0 0 下载量 141 浏览量
2022-08-08
20:38:41
上传
评论
收藏 670KB DOCX 举报
温馨提示
试读
26页
(2)可以切换24小时制或12小时制(上午和下午) (3)整点报时,整点前10秒开始,整点时结束 (4)单独对“时、分”计时校准,分钟值校准时不影响小时值 (5
资源详情
资源评论
资源推荐
1 / 26
姓 名:
刘美
学 号:
U201814788
数字电路与逻辑设计
课程实验报告
电子钟
2
0
2
0
2 / 26
班 级:
CS1806
专 业:
计算机科学与技术
完成日期:
220/05/27
3 / 26
实验五:多功能电子钟系统设计
1. 实验名称
多功能电子钟系统设计。
2. 实验目的
采用传统电路的设计方法,对给定的要求进行逻辑电路的设计,并利用工具
软件 logisim 的虚拟仿真来验证本设计是否达到要求。
通过以上实验的设计、仿真、验证 3 个训练过程使同学们掌握小型电路系统
的设计、仿真、调试方法以及电路模块封装的方法。
3. 实验所用设备
Logisim2.7.1 软件 1 套,微型计算机 1 台。
4.课时
课内 8 个课时,课外 8 个课时。
5.实验内容
设计场景:多功能数字钟是一种用数字显示秒、分、时的计时装置,其基本
功能如下:
(1)显示时、分、秒;
(2)可以切换 24 小时制或 12 小时制(上午和下午);
(3)整点报时,整点前 10 秒开始,整点时结束;
(4)单独对“时、分”计时校准,分钟值校准时不影响小时值;
(5)闹钟,到设定时间提醒 10 秒。
使用 Logisim 软件对你设计电子钟电路进行虚拟仿真验证,具体要求如下:
(采用 Logisim 软件提供的“时钟频率”为 8hz 的信号源。)
(1)具有校准计数值的六十进制计数器电路
采用实验二所设计的“四位二进制可逆计数器”这个“私有”元件和相应元
器件,设计一个具有对计数值进行校准的六十进制计数器,并进行封装,该计数
器封装图如图 5.1 所示。
具体要求:
4 / 26
(a) 封装后的电路输入:一个累加计数脉冲输入端 CP
U
、一个累减计数
脉冲输入端 CP
D
、清零输入信号 Clr、一个计数值校准输入控制信号 Adj;
(b) 封装后的电路输出为输出八个计数器状态输出值 Q
1D
Q
1C
Q
1B
Q
1A
Q
0D
Q
0C
Q
0B
Q
0A
(测试电路中要接 16 进制数字显示器),进位输出信号
𝐐
𝒄𝒄
;
(c) 当 Adj=1 时,可以通过 CP
U
、CP
D
,对计数值进行加、减调整来设
置当前时间,递减的时候不需要循环,回到 0 即可,递增的时候需要可以循环;
(d) 当 Adj=0,通过输入脉冲 CPU 计数器累加计数,每当累计满 60 产生
一个进位输出信号
𝐐
𝒄𝒄
;
(e) Clr 为 1 时,计数器清零;
(f) 计数器的输出为两位 8421 码;
(g) 封装后做出测试电路,测试电路要外接 16 进制显示器,CPU、CPD
接按钮。
图 5.1 调整计数值的 60 进制计数器
(2)具有校准计数值的十二进制计数器或二十四进制的计数器电路
采用(1)设计的六十进制计数器和相应元器件,设计一个具有对计数值进
行校准的十二进制计数器或二十四进制的计数器,并进行封装,该计数器封装图
如图 5.2 所示。
Q
1D
Q
1C
Q
1B
Q
1A
Q
0D
Q
0C
Q
0B
Q
0A
CP
U
𝑸
𝒄𝒄
Adj 校准功能的六十进制计数器
CP
D
Clr
Q
1D
Q
1C
Q
1B
Q
1A
Q
0D
Q
0C
Q
0B
Q
0A
CP
U
𝑸
𝒄𝒄
Adj 校准功能的十二进制计数器或二十四进制计数器 Set
CP
D
Clr
剩余25页未读,继续阅读
艾斯·歪
- 粉丝: 34
- 资源: 343
上传资源 快速赚钱
- 我的内容管理 展开
- 我的资源 快来上传第一个资源
- 我的收益 登录查看自己的收益
- 我的积分 登录查看自己的积分
- 我的C币 登录后查看C币余额
- 我的收藏
- 我的下载
- 下载帮助
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功
评论0