module ad_control(
input i_50m_clk, //FPGA系统输入时钟
input i_rst_n, //复位，低有效
input [7:0] i_adc_data, //A/D转换后得到的数字量
output reg o_adc_clk, //对系统时钟进行二分频后提供给AD9280的采样时钟
output [7:0] o_adc_data, //A/D转换后得到的数字量
output reg o_adc_done //转换结束信号
);
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//Function:给AD9280提供采样时钟
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always@(posedge i_50m_clk)
begin
if(!i_rst_n) //同步复位
o_adc_clk<=0;
else
o_adc_clk<=~o_adc_clk; //时钟翻转，二分频
end
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//Function:存A/D转换结果
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reg [7:0] data_reg; //用来存储A/D转换后的数字量
always@(posedge o_adc_clk)
begin
if (!i_rst_n)
data_reg<=8'b0;
else
data_reg<=i_adc_data; //在分频后的输出时钟的上升沿对A/D转换的结果进行读取
end
assign o_adc_data=data_reg;
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//Function:读取数据指示,通过一个2位计数器来对指示转换结果，每次计数到1时，输出一个高脉冲，
// 表示可以将数据读走，存入fifo
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reg [1:0] cnt;
always@(posedge o_adc_clk)
if (!i_rst_n)
cnt<=2'b0;
else if (cnt==2'd3)
cnt<=2'b0;
else
cnt<=cnt+1'b1;
always@(posedge o_adc_clk) //attention
if (!i_rst_n)
o_adc_done<=1'b0;
else if(cnt==2'd1)
o_adc_done<=1'b1;
else
o_adc_done<=1'b0;
endmodule
