BP神经网络图像压缩算法乘累加单元的FPGA设计

提出一种基于三层前馈BP神经网络实现图像压缩算法的方案，该方案采用可重载IP核和VHDL代码相结合的设计方式。对方案中重要单元一秉累加单元进行了FPGA设计，该模块设计采用流水线处理方式，增大了数据吞吐量，减小了系统延时，提高了时钟频率，并完成了该单元的行为级功能仿真。仿真结果验证了FPGA设计的可行性。