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基于FPGA的Turbo码译码器的设计.pdf
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FPGA
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2008《嵌入式技术》期刊上找到的资料， 关于“基于FPGA的Turbo译码器设计”
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主要论述了一种基于FPGA的Turbo码译码器的设计。首先简单介绍了编码器和交织器的原理;然后介绍了基于Max-Log-MAP算法的译码器原理,对分量译码器做了详细论述,给出了各子模块原理和ModelSim仿真图形;最后给出了系统仿真的误码率图形。
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看到一篇对学习Turbo码学习很有帮助的论文，分享下
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一种基于MAX- Log- MAP 算法的更有效减小译码延时的方法, 通过并行计算前向状态度量和后向状态度量, 将半次迭代译码延时缩短一半, 而译码性能没有损失, 同时也减小了硬件实现中的时序控制复杂度
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Turbo码虽然具有优异的译码性能，但是由于其译码复杂度高，译码延时大等问题，严重制约了Turbo码在高速通信系统中的应用。因此，如何设计一个简单有效的译码器是目前Turbo码实用化研究的重点。本文主要介绍了短帧Turbo译码器的FPGA实现，并对相关参数和译码结构进行了描述。1几种译码算法比较Turbo码常见的几种译码算法中，MAP算法[1][3]具有最优的译码性能。但因其运算过程中有较多的乘法
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