SRAM型FPGA是一种广泛应用于多个领域的可编程门阵列硬件，其可靠性和稳定性在实际应用中尤为重要。随着技术的发展，FPGA在各个领域的应用越来越广泛，包括工业控制、航天、通信等关键领域。这些领域的运行环境往往具有较高的辐射水平，容易引发FPGA中的软错误（Soft Error）。软错误是由外部辐射导致电路中的存储元件产生数据错误，它们可能会导致系统运行不稳定甚至崩溃。
为了提高FPGA的容错能力，本文提出了一种新的算法——基于软错误率（SER，Soft Error Rate）评估的装箱算法SER-Tvpack。该算法的提出基于对FPGA中软错误率的深入研究，它关注FPGA中节点错误率（NER，Node Error Rate）和错误传播概率（EPP，Error Propagation Probability）这两个软错误率的重要组成部分。
软错误率SER是指FPGA在单位时间内发生软错误的概率。软错误率由两个主要因素构成：一个是节点错误率NER，它反映了单个逻辑块（CLB，Configuration Logic Block）内部发生错误的概率；另一个是错误传播概率EPP，它描述了错误在FPGA内部网络中传播的概率。在FPGA中，CLB之间的互连网络相比于CLB内部更容易受到辐射影响而发生软错误，因此互连网络的软错误率通常远高于CLB内部。
在设计FPGA的布局和装箱算法时，传统方法主要侧重于性能优化，如减少关键路径延迟等，而忽视了软错误率的影响。基于SER评估的装箱算法SER-Tvpack则不同，它在代价函数中加入了SER作为可靠性因子。通过整合现有高效的ISPL度量，该算法能够准确预测布局后线路长度，并在此基础上估算NER因子，进而在装箱阶段得到估计的SER。
SER-Tvpack算法的核心思想是，尽可能将高SER网络吸收进CLB，同时将低SER网络置于CLB之外。这样做可以减少CLB之间的互连网络上的软错误率，从而有效降低整个FPGA系统的软错误率（SFR，Soft Fault Rate）。实验结果表明，与基准的时序装箱算法T-Vpack相比，SER-Tvpack算法能降低SFR达到14.5%。在降低关键路径延迟方面，SER-Tvpack算法相比之前的F-Tvpack算法也有更好的性能，能够在增加仅0.04的面积开销情况下，减少关键路径延迟2.31%。
关键词包括SRAM型FPGA、软错误率(SER)、可靠性、装箱、单粒子翻转(SEU)等。SEU是太空环境中微小的、单个的重离子或高能质子导致FPGA内部存储元件状态的随机改变，是一种典型的空间环境导致的软错误类型。
文章通过对20个MCNC基准电路进行实验，证明了SER-Tvpack算法的有效性。MCNC基准电路集是目前FPGA设计研究中广泛使用的电路集合，它们可以很好地模拟实际应用中的各种情况。
总体而言，SER-Tvpack算法代表了在FPGA设计中对可靠性重视的一个新方向。它不仅注重传统性能指标，还兼顾了系统的可靠性，特别适合在辐射环境苛刻的应用中使用。随着FPGA应用领域的不断拓展，这种基于软错误率评估的装箱算法将具有重要的应用前景。
